Verilog HDL编写原则: 可移植性强(多用宏定义:少用嵌入代码中的常数,即Magic Number:使用头文件): 必要的注释,代码易读: 模块间耦合尽可能低: 变量名与宏的命名规则: 变量名使用英文小写字母.数字.下划线()命名,负逻辑信号线的名称以下划线()结尾: 宏使用英文大写字母.英文小写字母.数字.下划线(_)命名: 常数使用英文大写字母.下划线(_)命名: 定义比特位或总线时,使用单词首字母大写的驼峰拼写法(Upper CamelCase): 宏的定义在头文件中进行. 通用头…

1. 概述 采用Xilinx HLS快速实现的部分并行,全流水的LDPC译码器. 环境:Vivado HLS 2018.2 码字:IEEE 802.16e 2/3A 算法:Min-Sum Algorithm 代码:https://github.com/cea-wind/hls_ldpc_dec/ 器件:xc7k160 使用方法: 1. 从GitHub上clone代码 2. 在终端运行命令 vivado_hls -f run_hls.tcl 3. 打开vivado hls GUI,找到生成的工程,…

<SystemVerilog验证-测试平台编写指南>学习 - 第3章 过程语句和子程序 3.1 过程语句 3.2 任务.函数以及void函数 3.3 任务和函数概述 3.4 子程序参数 3.4.1 C语言风格的子程序参数 3.4.2 参数的方向 3.4.3 高级的参数类型 3.4.4 参数的缺省值 3.4.5 采用名字进行参数传递 3.4.6 常见代码错误 3.5 子程序的返回 3.5.1 返回(return)语句 3.5.2 从函数中返回一个数组 3.6 局部数据存储 3.6.1 自动存储…

<SystemVerilog验证-测试平台编写指南>学习 - 第2章 数据类型 2.1 内建数据类型 2.2 定宽数组 2.2.1 声明 2.2.2 常量数组 2.2.3 基本的数组操作 -- for和foreach 2.2.4 基本的数组操作 -- 复制和比较 2.2.6 合并数组(压缩数组) 2.2.8 合并数组和非合并数组的选择 2.3 动态数组 2.4 队列 2.5 关联数组 2.7 数组的方法 2.7.1 数组的缩减方法 2.7.2 数组的定位方法 2.7.3 数组的排序 2.7.4…

消失了好久,没有写文章,也没有做笔记,因为最近再赶一个比赛,时间很紧,昨天周六终于结束了,所以趁着周末这会儿有时间,写点东西,记录下来.首先我学习FPGA才一年多,我知道自己没有资格谈论一些比较深层次的问题,对于这个行业来说可能我才是一直脚踩在门外面.所以这篇文章是写给一些刚开始学习FPGA.Verilog HDL的同学,我看过一些大神写的代码,然后尽量模仿大神写法,经过好几个大神的影响和自己的习惯摸索,最终算是总结出了一套自己的代码书写风格,当然我的代码风格还是一直在进化中.现在将自己的一些经…

2-1 模块 Verilog语言基本的描述单元----模块,模块是用来描述某个设计的功能或结构,以及它与其它外部模块进行通信的端口. module module_name(port_list); Declarations: //声明 reg, wire, parameter, input, output, inout, function, task,... Statements: //语句 Initial statement Always statement Module instantiati…

1.有意义且有效的名字. 2.同一信号在不同层次应该保持一致. 3.添加有意义的后缀,使信号的有效性更加明确. 4.模块输出寄存器化,使得输出的驱动强度和输入延时是可以预测的. 5.使用括号表明优先级. 6.每一个if都应该有一个else.如果esle没有任何相应的动作,则用一条空语句.(if..esle可能有优先级) 7.case 语句最好有一个default分支,如果default不要执行动作就使用空语句. 8.在每个 模块的开始做模块级的注释,在模块端口列表中出现的信号做简要的功能描述.…

转载自 http://blog.sina.com.cn/s/blog_e7fec2630101f5t9.html SystemVerilog是一种硬件描述和验证语言(HDVL),它基于IEEE 1364-2001 Verilog硬件描述语言(HDL),并对其进行了扩展,包括扩充了C语言数据类型.结构.压缩和非压缩数组. 接口.断言等等,这些都使得SystemVerilog在一个更高的抽象层次上提高了设计建模的能力.SystemVerilog由Accellera开发,它主要定位在芯片的实现和验证流…

转载自:http://blog.sina.com.cn/s/blog_4c270c730101f6mw.html 作者:白栎旸     断言assertion被放在verilog设计中,方便在仿真时查看异常情况.当异常出现时,断言会报警.一般在数字电路设计中都要加入断言,断言占整个设计的比例应不少于30%.以下是断言的语法: 1. SVA的插入位置:在一个.v文件中:                 module ABC ();                    rtl 代码        …

task 和 function 说明语句分别用来定义任务和函数,利用任务和函数可以把函数模块分成许多小的任务和函数便于理解和调试.任务和函数往往还是大的程序模块在不同地点多次用到的相同的程序段.输入.输出和总线信号的数据可以传入.传出任务和函数. task 和 function 的不同: 1)函数只能与主模块共用同一个仿真的时间单位,而任务可以自己定义自己的仿真时间单位. 2)函数不能启动任务,但是可以调用其它函数,但是任务可以调用其他函数和任务: 3)函数至少要有一个输入变量,而任务可以没有或…