为了更好的设计一个scan design,一些scan design的rule必须遵循. 1)tristate bus在shift mode下必须保持bus contention: 2)bidirectional IO port在shift mode下,必须force在input或者output: 3)gated clock在shift mode下,必须保证enable: 4)derived clock在shift和capture mode下,最好保持bypass: 5)combinationa…

在scan stitch之后,scan synthesis就已经完成, Scan extraction主要用来从scan design中extracing所有的instance,来保证scan chain的完整性. 并保证所有的design change都整合到scan design. Scan Verificaiton 1)在shift operate中的hold time violation,如果两个scan cell是同时钟,需要由CTS来保证clock skew有一个 minimum的值…

一个典型的scan实现的flow: clock mux和一些rst,在Scan中都被bypass掉,是不能测到的.所以DFT的test coverage一般就在97%或98%. scan design rule checking and repair: 可以在presynthesis RTL design或者postsynthesis gate-level design上进行, 经过scan repair之后的design,称为testable design. scan synthsis是将一个…

Logic BIST is crucial for many applications, in particular for life-critical and mission-critical applications. Logic BIST不需要在ATE上进行测试,减小了成本,但是电路本身是可能存在问题的,导致测试逻辑有问题而且增加了逻辑. Basic concepts and design rules of logic BIST Test pattern generation(exhaus…

DFT设计的主要目的是为了将defect-free的芯片交给客户. 产品质量,通常使用Parts Per million(PPM)来衡量. 但是随着IC从SSI到VLSI的发展,在test上花销的时间越来越多,test的quality却很难提高,这使得DFT的engineer不断的发展着DFT的技术. DFT engineer面对的第一个问题是设计内部的状态的可测试性问题.在1970-1980年间,提出了ad hoc等可测试性设计的方法. 可以提高一个design的可测试性,但是对于sequen…

scan cell有两种不同的input: 1)data input:由电路的combinational logic驱动: 2)scan input:由另一个scan cell驱动,从而形成scan chain: 在normal/capture mode下,data input来驱动output: 在shift mode下,scan input来驱动output: 几种scan_cell:muxed-D scan,clockd-scan,level-sensitive scan design(L…

Testability用来表征一个manufactured design的quality. 将testability放在ASIC前端来做,成为DFT(Design For Test),用可控(controllable)可观(observable)来表征. DFT的实现的两个大方向:ad hoc和structure. 1)ad hoc:利用良好的设计习惯,来保证testability.减少无关逻辑,异步逻辑,增加可控可查点. 2)structured:更加系统,自动的方法.包括三个方法: scan…

原文链接:http://www.datanamic.com/support/lt-dez005-introduction-db-modeling.html Introduction to Database Design This article/tutorial will teach the basis of relational database design and explains how to make a good database design. It is a rather lon…

1.OrCAD Capture CIS绘制原理图 1.1.快捷键 (1)放置连线         w (2)放置net名称      n     放下一个时再按n可以编辑名字 (3)编辑属性         ctrl + e 1.2.常用操作 (1)添加元件库 左侧工程目录,选中library,右键Add File (2)元器件编号 Tools-Annotate-Action-Reset-Incremental (3)DRC检查 Tools-Design Rules Check(勾上View O…

用户在调试内嵌可综合内核的 CPU 如 ARM7TDMI-S 时,需要通过打开仿真器的自适应时钟功能. 此时,ARM仿真器根据 RTCK 时钟信号的频率,产生可用于 CPU 内核当前时钟主频的最快的 TCK 时钟. 即 ARM 内核的时钟主频变化,引起 RTCK 变化, 仿真器根据 RTCK 的变化,产生合适的最快的 TCK 时钟. 如果没有有效的 RTCK 信号,用户不能使用自适应时钟功能.这种情况下,用户可以设置 TCK 为比较低的频率. 当用户确认 CPU 运行在比较高的频率的情况下,可以…