在IP的实现过程中,考虑lower power部分进行设计: 1)Partition the design来满足lower power的一些strategies,尤其是power gating和clock gating. 2)为power gating增加额外的逻辑. 3)设计clock和reset的strategy来配合lower power设计. lower power memory可能需要好多mode:normal operating mode,retention mode,power o…

针对lower power的验证,由cpf/upf来建模,包括: 1)power gating的功能模型(在power gate之后将output force为x) 2)isolation功能模型: 3)save和restore的功能模型: 4)power gating/retention/reset的sequence功能模型: Power Gating对DFT设计的要求: 1)test power switching network的行为正确: 2)test shutdown,isolatio…

常用的一些Lower Power的策略: 1)Clock tree optimization and clock gating:在正常情况下clock信号会一直toggle at the maximum rate and capacitive loads, 所以当在block level引入 clock gating 后,可以极大的减少动态功耗. 2)Operand Isolation:同样,在数据通道(datapath)引入使能信号,在disable的时候,将数据通道的输入force为一个co…

CPF文件可以有两种组织方式:Flat CPF file or Hierarchical CPF file. 由于在大型的SoC设计中,一般都采用Hierarchical的形式,所以本文主要按这个方式来讲. Hierarchical CPF file:一般定义多个CPF file,通过include来组织起来, 可以分为Top_file:定义一个CPF_MODE变量来选择各个子CPF file,从而适用在FE-BE的flow中. xxx_domain.cpf:定义各个power domain,如…

Leakage power随着CMOS电路工艺进程,功耗越来越大. Power Domain的开关一般通过硬件中的timer和系统层次的功耗管理软件来进行控制,需要在一下几方面做trade-off: 1)可能节省的leakage power, 2)entry和exit的power和time消耗, 3)Power sleep和active的频率, power gating可以完全关掉dynamic的power消耗,但是leakage只会减少,不会消失,因为power gating技术仍需要加入一些…

本帖最后由 xinxincaijq 于 2013-1-9 10:27 编辑 一步一步学ZedBoard & Zynq(四):基于AXI Lite 总线的从设备IP设计 转自博客:http://www.eeboard.com/bbs/thread-6206-1-1.html 本小节通过使用XPS中的定制IP向导(ipwiz),为已经存在的ARM PS 系统添加用户自定IP(Custom IP ),了解AXI Lite IP基本结构,并掌握AXI Lite IP的定制方法,为后续编写复杂AXI IP…

CPF从Front-end到Back-end(RTL--GDSII)的整个流程: 1)Creating a CPF file:来在前端就建立lower power的规范. 2)检查CPF文件的正确性,用形式验证工具检查一些实现上有没有问题,比如missing isolation or level shifter. 3)做RTL verification with cpf:比如在PSO中,需要确认系统可以正确的关闭,再重新start.此时corresponding control signal并不…

Pswitch = Ceff * Vvdd^2*Fclk, Pshort-circuit = Isc * Vdd * Fclk, Pleakage = f(Vdd, Vth, W/L) 尽管对电压的scaling,可以以平方的关系减小dynamic/leakage power,但是voltage的scaling会影响gate delay, setup/hold timing,memory access time scale. voltage 的dynamic scaling,在processor…

switching network的层次: 一般选择flatted的形式,hierarchy的结构对voltage drop和performance delay有影响. Power network的结构: external的power rail switch,可以最大限度的减少leakage的消耗,而且对片内设计无影响,对板级要求很高. power恢复的过程会比较长,而且in-rush的current也会比较大. 一般会有几个rail有External来提供: 1)IO Power 2)Alwa…

Switching Fabric的设计: 三种架构:P沟道的switch vdd(header switch),N沟道的switch vss(footer switch),两个switch. 但是如果加入两个switch,与门电路结合,可能会产生较大的IR-drop,增大delay,所以这种方式很少用. P沟道的switch vdd,广泛应用在volatge scaling设计中. N沟道的switch vss,很少用,有switch的电路,一般都需要level shifter. 但是一般lev…