intel-FPGA的片内存储器问题

关于INTEL FPGA设计工具DSP Builder

一段时间以来,MathWorks一直主张使用Matlab和Simulink开发工具进行基于模型的设计,因为好的设计技术使您能够在更短的时间内开发更高质量的复杂软件.基于模块的设计采用了数学和可视化的方法,通过整个开发过程中使用的系统级建模(从初始设计到设计分析,仿真,自动代码生成.开发和验证)来开发复杂的控制和信号处理系统.这些模块是由框图,文本程序和其他图形元素组成的可执行规范.基于模型的设计鼓励对比其他设计方法更广泛的设计空间的快速探索,因为您可以在设计周期的早期更快地迭代设计.而且,由于这…

基于INTEL FPGA硬浮点DSP实现卷积运算

概述卷积是一种线性运算,其本质是滑动平均思想,广泛应用于图像滤波.而随着人工智能及深度学习的发展,卷积也在神经网络中发挥重要的作用,如卷积神经网络.本参考设计主要介绍如何基于INTEL 硬浮点的DSP Block实现32位单精度浮点的卷积运算,而针对定点及低精度的浮点运算,则需要对硬浮点DSP Block进行相应的替换即可. 原理分析设:f(x), g(x)是两个可积函数,作积分: 随着x的不同取值,该积分定义了一个新的函数h(x),称为函数f(x)与g(x)的卷积,记为h(x)=f(x)*…

Intel FPGA Clock Region概念以及用法

目录 Intel FPGA 的Clock Region概念 Intel 不同系列FPGA 的Clock Region 1. Clock Region Assignments in Intel Stratix 10 Devices 2. Clock Region Assignments in Intel Agilex Devices 3. Clock Region Assignments in Intel Cyclone V SX Devices 3.1 Spine Clock Region 3.…

OpenCL设计优化（基于Intel FPGA SDK for OpenCL）

1.首先了解Intel FPGA SDK for OpenCL实现OpenCL的设计组件,包括: kernels, global memory interconnect, local memory, loops 以及channels (1) Kernels Loops一般是Kernel优化的重点,尤其是nested loops. OpenCL系统中每个kernel是通过一系列block表示的.Block主要由三部分:输入或循环输入节点,一组指令以及一个分支节点.若block中没有分支则没有输入与…

Intel FPGA 专用时钟引脚是否可以用作普通输入，输出或双向IO使用？

原创 by DeeZeng FPGA 的 CLK pin 是否可以用作普通输入 ,输出或双向IO 使用? 这些专用Clock input pin 是否可以当作 inout用,需要看FPGA是否支持. 像cyclone V的CLK in 同时支持作为普通的 inout 而有些FPGA则不支持那我们可以如何确认是否支持呢? 可以查看 FPGA 的pinout Excel 数据表 https://www.intel.com/content/www/us/en/programmable/s…

intel FPGA使用

https://www.altera.com/documentation/swn1503506366945.html https://files.cnblogs.com/files/shaohef/opae-driver-architecture.pdf CCIP https://github.com/yongfengdu/fpga k8s support # cat enablevf.sh # SRIOV enable # https://opae.github.io/docs/drv_arc…

intel FPGA CLKn pin 是否能直接进PLL？

原创 by DeeZeng FPGA的时钟需要从专用的时钟管脚输入,那CLKn 作为Single-End时钟pin时是否能直接进 PLL呢? 通过查看对应FPGA型号的手册,得出以下结论 1. Cyclone V, Stratix V 的 CLKn 不能直接进PLL,需要走GCLK,RCLK之后才行 2. MAX10 ,Arria 10 的 PLL ,CLKn 可以直接进PLL. (Arria10 的 fPLL CLKn不能直接走,但 XCVR bank 的一般是差分时钟输入) 如下以部分F…

基于FPGA的DDS设计（一）

最近在学习基于FPGA的DDS设计,借此机会把学习过程记录下来,当作自己的学习笔记也希望能够帮助到学习DDS的小伙伴. DDS(Direct Digital Synthesizer)直接数字合成器,这是直译过来的名字.设计人员一般把它叫做信号发生器,用它来产生一些数字意义上的波形.它的意义还是挺大的,例如我们学习滤波器,就需要一个高低频率叠加的波形,现时生活中到处都是,可以在设计中,怎么能做出这样的波形呢?学习各种载波调制,需要将信息加载到载波上,而载波也一般都是一定频率的正弦波.DDS就是能够…

如何保证FPGA PCIe唤醒能满足PC的100ms 的时间要求（Autonomous Mode）？

原创By DeeZeng [ Intel FPGA笔记 ] PC 需要PCIe设备在 100ms 内启动,这样PC 才能扫描到PCIe 设备.对于 FPGA PCIe 板卡,同样也需要满足这个时间要求. Intel FPGA系列是基于sram的,也就是掉电丢失,所以会需要配置器件.配置模式有很多种,以我们常见的 ASx4 和 FPP为例: 1. ASx4 :只需要一颗 EPCS/PECQ 即可配置 2. FPP : 需要一个额外外部Host 用来搬移配置数据,由于是并行 x8 x16 x3…

[RAM] FPGA的学习笔记——RAM

1.RAM——随机存取存储器, 分为SRAM和DRAM. SRAM:存和取得速度快,操作简单.然而,成本高,很难做到很大.FPGA的片内存储器,就是一种SRAM,用来存放程序,以及程序执行过程中,产生的中间数据.运算结果等: DRAM:与SRAM特点相反,但速度慢只是相对SRAM慢,其实也算是很快了,比如DDR3,DDR4: 2.Altern的RAM ip核,在生成时,可以选择单还是双口RAM,如果是单端口RAM,那么同一时间只能对同一个地址进行读or写:而如果是双口RAM,那么可以在同一时间读…

在使用FPGA来控制DDR3/DDR2 IP 的时候两个错误的解决办法

对于熟悉Intel FPGA的老(gong)司(cheng)机(shi)来说,外部存储器的控制早已是轻车熟路,但是对于新手,DDR3/DDR2 的IP使用也许并没有那么简单,不过没关系,骏龙的培训网站(www.fpgadesign.cn)上有免费的视频教程可以帮助大家快速的熟悉DDR3/DDR2 IP核的使用.今天我来分享下在使用DDR3/DDR2的IP时常有新手遇到的两个错误的解决办法. 1.Error (165050): The assigned location PIN B13 for D…

k8s device plugin

基本概念入门: Device Manager Proposal Device plugin offical Doc(中文) device-plugins offical Doc(En) Go through Intel FPGA Plugin code 1. cmd/fpga_plugin/fpga_plugin.go 生成一个新的puglin, pulgin传入的信息sysfs,devfs和mode(共两种mode: af or region) plugin, err := newDevic…

异步fifo with 读控制

之前做LDPC编码器时,学习了一下异步FIFO的相关知识,主要参考了http://www.cnblogs.com/aslmer/p/6114216.html,并在此基础上根据项目需求,添加了一个读控制模块.因为后面编码模块的需要,因此fifo_in模块要求满足下面功能: a.存储输入数据 b.当fifo中存储数据的个数达到x时,产生激励信号,并连续输出这x个数据 c.当后面编码模块处于编码过程中时,禁止数据输出 d.x是根据不同编码码率而确定的,因此要时常变化(这个功能时联合其他模块共同实现的)…

如何将 qsys 子模块设置为参数可调的方式给另外的qsys 调用

Intel FPGA Quartus 软件中的 Qsys工具也就是 Platform Designer 系统集成工具,可以图形化界面操作使用系统自带ip,自定义ip 系统自动生成 ip 间的连接设计好的 qsys 系统可作为模块给其他qsys系统调用如果我们不对 qsys子模块进行设置,那在新的qsys中整合的时候,将只能使用qsys子模块中固定的设置. 那我们如何将 qsys 子系统设置成像自定义ip 一样有参数传入呢? 我们可以通过 Instance Parameters 的方式…

Clock Crossing Adapter传输效率分析（Latency增加，传输效率降低）

原创By DeeZeng [ Intel FPGA笔记 ] 在用Nios II测试 DDR3时候发现一个现象 (测试为:写全片,读全片+比对) 用单独的PLL产生时钟(200MHz)驱动 Nios II, 测试DDR3时间为87s 用 DDR3 IP的 afi_clk(200MHz) 驱动 Nios II, 测试DDR3时间为67s 只是换了个时钟为什么影响这么大?相差近 20s 分析发现 PLL 产生的时钟和 DDR3 的afi_clk 是两个时钟域 Qsys interconnect…

FPFA学习笔记的系列

1.Zynq 学习裸跑系列学会Zynq(1)搭建Zynq-7000 AP SoC处理器作者:FPGADesigner 学会Zynq(2)Zynq-7000处理器的配置详解作者:FPGADesigner 学会Zynq(3)Zynq的软件开发基础知识作者:FPGADesigner 学会Zynq(4)GPIO中MIO的使用方法作者:FPGADesigner 学会Zynq(5)GPIO中EMIO的使用方法作者:FPGADesigner Zynq 7020笔记之 GPIO MIO 和EMIO的…

smartnic

19年趋势: Intel® 2019网络技术研讨会圆满落幕 SANTOS: Flow and HQoS Acceleration Over DPDK Using Intel Programmable Acceleration Card N3000 External Memory Interface Handbook Volume 3: Reference Material Intel Arria 10 Hard Processor System ( pdf ) all kinds of reso…

在MAX10上使用DDR3 IP的一个关于DQS/DQSn pin的错误解决办法

MAX10 是Intel FPGA的CPLD中的一个特殊的芯片,因为它内部有CPLD的Flash结构,也有FPGA的Ram结构.具体的可以参考MAX10 Handbook文档. Max10 在外部存储器方面不但支持DDR2,还支持DDR3和LPDDR2. 不过需要注意的是并不是所有的芯片都支持DDR3和LPDDR2的,只有-6等级的芯片才支持DDR3和LPDDR2,而且速度也有要求,大于300MHZ,小于303Mhz.另外最大支持24bit(16bit data+8bit ECC),放置的位置为…

OpenCL Kernel设计优化

使用Intel® FPGA SDK for OpenCL™ 离线编译器,不需要调整kernel代码便可以将其最佳的适应于固定的硬件设备,而是离线编译器会根据kernel的要求自适应调整硬件的结构. 通常来说,应该先优化针对单个计算单元的kernel,之后累哦通过增加计算单元数量来拓展硬件以填充FPGA其余的部分,从而提升性能.Kernel的使用面积与硬件编译所需要的时间有关,因此为了避免硬件编译时间过长,首先要专注于优化kernel在单个计算单元上的性能. 要优化kernel的性能,主要包括数据…

Intel Cyclone SoC FPGA介绍

3.1 Intel Cyclone SoC FPGA介绍 3.1.1 SoC FPGA的基本概念 Intel Cyclone V SoC FPGA是Intel PSG(原Altera)于2013年发布的一款在单一芯片上集成了双核的ARM Cortex-A9处理器和FPGA逻辑资源的新型SoC芯片,相较于传统的单一ARM处理器或FPGA芯片,Intel Cyclone V SoC FPGA既拥有了ARM处理器灵活高效的数据运算和事务处理能力,同时又集成了FPGA的高速并行处理优势,同时,基于两者独…

使用Intel的FPGA电源设计FPGA 供电的常用反馈电阻阻值

使用Intel的FPGA电源设计FPGA 供电的常用反馈电阻阻值. 当前仅总结使用EN5339芯片的方案 Vout = Ra*0.6/Rb + 0.6 芯片手册推荐Ra取348K,则 3.3V时,取Rb为76.8K,则Vout = 3.31875V 2.5V时,取Rb为110K,则Vout=2.498182V 2.5V时,去Rb为107K,则Vout=2.551402V 1.1V时,取Rb为412K,则Vout=1.106796V 以上阻值都能买得到.具有实际投产意义.…

英特尔Intel® Arria® 10 FPGA加速器设计

英特尔Intel Arria 10 FPGA加速器设计 Introducing the Intel Vision Accelerator Design with Intel Arria 10 FPGA 深度学习的挑战智能摄像机的激增和视频数据的爆炸,再加上较长的保留期和更高的图像分辨率是一个重大挑战对于许多组织来说,当他们努力收集.处理.组织和提取时从这些大型数据集中获取有意义的信息和见解.此外,这数据的快速增长对容量和性能提出了巨大的要求在计算.存储和网络资源方面,导致效率低下和更高的成本,以…

USB-Blaster CPLD FPGA Intel 驱动安装不上的问题，文件的哈希值不在指定的目录文件中，的解决办法，其实很简单

intel的官网的驱动安装文档: https://www.intel.com/content/www/us/en/programmable/support/support-resources/download/drivers/usb-blaster/dri-usb-blaster-vista.html?wapkw=usb%20blaster intel 官方已经给出了安装办法,如果你们想看原文,请移步上面的连接,下面我就简单的给大家说一下办法: 我主要讲的是win10中安装的办法,因为现在大家基…