贴一个链接:http://www.cnblogs.com/poiu-elab/archive/2012/11/02/2751323.html Verilog中  case,casez,casex的区别  在case语句中,敏感表达式与各项值之间的比较,是一种全等比较.每一位都必须相同才认为匹配.  casez与casex语句是case语句的两种变体, 在写testbench时用到,属于不可综合的语句 1在casez语句中,如果分支表达式某些位的值为高阻z,那么对这些位的比较就会忽略,不予考虑,而…

参考博客:https://www.cnblogs.com/guolongnv/articles/6906929.html 1.基本概念 1)?表示z,而不是“dont care” 2)区分: case语句的表达式的值有4中情况:0.1.z.x.4种是不同的,故表达式要严格的相等才可以操作分支语句.   casez语句中的表达式情况有三种:0.1.x.不用关心z,z可以和任何数值相等,即z =0.z= 1,z=x;  casex语句的表达式情况有二种:0.1.不用关心x和z.即x=z=0,x=z=…

参考:http://www.cnblogs.com/poiu-elab/archive/2012/11/02/2751323.html 与  verilog数字系统设计基础 一般来说,使用最多的是CASE语句,casez和casex基本上很少使用,不过因为它们的功能强大,不能不学会它的使用. 一般性的常识是使用casez,强烈的建议不要使用casex.首先要明确的是'?'代表的不是don't care,而是'z'.再有就是case/casez/casex其实都是可综合的,这一点也要记住. 区分:…

在Verilog中case语句经常用于多分支表决的结构,case后的表达式会与各分支表达式"全等"那么对应的分支会被执行.其基本结构如下: case(expression) expr1 : statement_or_null; - exprn : statement_or_null; default : statement_or_null; endcase 虽然一般case经常被使用,但是在构建仿真验证平台时,经常会遇到case后的敏感表达式出现高阻态z和不定态x的情况,而对于部分位出…

工作中偶然发现Scala构造方法中的参数,无论是否有val/var修饰都可以顺利编译运行,如下: class AA(name: String) class BB(val name: String) 那么两者的区别在哪里呢?对于case class呢?其区别又在哪里?其应用场景又在哪里呢?下面就辨析一下如下几个类的区别 class AA(name: String) class BB(val name: String) class CC(var name: String) class DD(priv…

前段时间在学习中听到了一个关于条件判断语句的问题,分析if else if语句和switch case语句这两者之间的联系和区别,从而使用其中最有效率的一种方法. 一.if...else if if...else if语句和多个if语句的区别还是很大的,if...else if在任何一个环节满足条件的时候就将会终止判断,只处理一个满足条件的情况:而对于多个if语句, 将会对每一个判断条件进行判断,自然而然会导致程序的执行效率降低.在多个判断条件的情况下,使用if...else if语句相对于使用…

有时候在case语句中会有不同选择执行相同操作的情况,为了简化代码,可以将其合并. 以下解答来自百度知道(由于排版问题,有相应修改): reg [1:0]addr_cnt=2'b11; reg read=1'b1; always@(posedge clk_40M) begin addr_cnt <= addr_cnt + 1'b1; case(addr_cnt) 2'b00,2'b01: read <= 1'b0;//对某变量完全相同的操作,逗号隔开不同的分支 2'b10: read <…

对于这样的组合逻辑电路 always@(X) case(X) X1: X2: …… endcase 如果分支项包含变量X的所有取值情况,并且互相不重复,那么这样的情况,其实没有必要使用综合指令. (一)“//synthesis parallel_case” 有一些书在介绍case语句时(例如<verilog HDL综合实用教程>)说“case语句的verilog HDL语义表明了选取case分支的优先顺序.case表达式首先与第一个分支项进行比较,依次类推……”但在Quartus中的实验表明,…

上一篇文章提到了FPGA中一个模块基本结构,这篇文章开始介绍语法. 首先,我们学习一门语言都要从这门语言的单词学起,所以verilog中的关键词都有哪些呢?看下面: A:always.assign B:begin. C:case(包含casex.casez) D:deassign.default.defparam(参数声明).disable(禁止) E:event(事件).edge.else.end.endcase.endfunction.endprimitive.endmodule.endsp…

Verilog Interiew Quetions Collection :  What is the difference between $display and $monitor and $write and $strobe? What is the difference between code-compiled simulator and normal simulator? What is the difference between wire and reg? What is the…