FIFO深度计算

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FPGA FIFO深度计算

转自:http://comm.chinaaet.com/adi/blogdetail/37555.html 首先,一定要理解清楚FIFO的应用场景,这个会直接关系到FIFO深度的计算,如果是面试官抛出的问题,那么有不清楚的地方,就应该进行询问.如果是笔试或者工程中需要计算FIFO深度的话,那么就需要自己考虑清楚. 其次,异步FIFO,读写时钟不同频,那么FIFO主要用于数据缓存,我们选择的FIFO深度应该能够保证在最极端的情况下,仍然不会溢出.因此考虑的前提一般都是写时钟频率大于读时钟频率,但是…

本文设计思想采用明德扬至简设计法.在使用FPGA设计系统时,常需要利用FIFO进行数据缓存保证数据不丢失,因此计算FIFO深度是至关重要的.FIFO的深度主要取决于“最恶劣”的情况,以下对于两种最常见的场合进行分析. 1.已知读写两侧带宽及最恶劣情况,求FIFO深度如:对于异步FIFO,写时钟100MHZ,读时钟80MHZ.读写位宽均为16bit.已知每100个写周期最多写入960bit数据,读侧每时钟读取一个数据.问:FIFO深度至少为多少? 分析:典型的“背靠背”情况,此时最恶劣的情况是第…

FPGA大疆考试准备内容

1.寄存器与锁存器锁存器:电平触发的存储单元,在有效电平时间里可以多次改变数据. 优点: 占触发器资源少,缺点是容易产生毛刺.(附上去毛刺的方法:格雷码计数器(*https://blog.csdn.net/qp314/article/details/5147695*)代替二进制码计数器,或者用D触发器同步.) 在FPGA中用的很少,因为FPGA中触发器的资源非常丰富. 寄存器:边沿触发的存储单元,在上升或下降沿数据变化,一个周期里只能变化一次.(寄存器是有DFF(D触发器)构成的,它…

FIFO设计中的深度计算【zz】

FIFO设计中的深度计算: 写时钟频率 w_clk, 读时钟频率 r_clk, 写时钟周期里,每B个时钟周期会有A个数据写入FIFO: 读时钟周期里,每Y个时钟周期会有X个数据读出FIFO: 则,FIFO的最小深度是? 计算公式如下: fifo_depth = burst_length - burst_length * X/Y * r_clk/w_clk 举例说明: 如果100个写时钟周期可以写入80个数据,10个读时钟可以读出8个数据.令wclk＝rclk ,考虑背靠背(20个clk不发数据+…

异步FIFO最小深度计算

计算FIFO深度是设计FIFO中常遇到的问题.常识告诉我们,当读速率慢于写速率时,FIFO便可被用作系统中的缓冲元件或队列.因此FIFO的大小基本上暗示了所需缓存数据的容量,该容量取决于读写数据的速率.据统计,系统的数据速率取决于系统的负载能力.因此为了保证FIFO的大小,我们需要考虑FIFO传输的最坏情况下.所谓最坏的情况就是使得写速率最大,读速率最小:通常是考虑突发传输. 一.异步FIFO最小深度计算原理如果数据流连续不断则FIFO深度无论多少,只要读写时钟不同源同频则都会丢数:FIFO用…

（翻译）FIFO In Hardware

翻译一些自己觉得有价值的材料,工作中碰到英语大多数是读,基本没有写或者翻的,翻得不好不到位的敬请指摘. 同时也附原文以供参考. http://electronics.stackexchange.com/questions/97280/trying-to-understand-fifo-in-hardware-context 翻译: Wiki定义FIFO in electronics如下: FIFO常被用于电路缓冲及计算机软硬件的流量控制.在硬件方面,FIFO主要包含一组读写指针,存储器和控制逻辑…