在FPGA高速AD采集设计中,PCB布线差会产生干扰.今天小编为大家介绍一些布线解决方案. 1.信号线的等长 以SDRAM或者DDRII为例,数据线,命令线,地址线以及时钟线最好等长,误差不要超过500mil. 上图是FPGA与SDRAM布线,时钟频率设定为125M,为了等长可以走蛇形线. 蛇形走线虽然可以做到走线等长,但同时也占用更多的PCB面积.蛇形线没有所谓滤波或抗干扰的能力,只可能降低信号质量,所以只作时序匹配之用而无其它目的. DDRII线路等长设计,最右边的弧度较大的走线为差分的时钟…