目录 想说的话... 正文 IC介绍 电路连接图 功能表 逻辑图 实验原理 单元实现_D触发器 整体实现(完整代码) 想说的话... 不久前正式开通了博客,以后有空了会尽量把自己学习过程中的心得或者感想写进来,供大家浏览和学习,若有好的意见或建议,欢迎在评论区留言或者给我发邮件,我会认真看的 XD 本人才疏学浅,内容难免有所缺漏,仅供参考学习使用. 正文 IC介绍 LS374为具有三态输入的八上升沿D触发器(3-State Octal Edge-Triggered D-Type Flip-Flo…

[连载] FPGA Verilog HDL 系列实例 Verilog HDL 之 步进电机驱动控制 步进电机的用途还是非常广泛的,目前打印机,绘图仪,机器人等等设备都以步进电机为动力核心.那么,下面我们就了解下什么是步进电机,它是怎么控制的. 一.步进电机相关知识简介 1.步进电机概述 步进电机是一种能够将电脉冲信号转换成角位移或线位移的机电元件,它实际上是一种单相或多相同步电动机.单相步进电动机有单路电脉冲驱动,输出功率一般很小,其用途为微小功率驱动.多相步进电动机有多相方波脉冲驱动,用途很广…

在FPGA中,寄存器的使能设计一般有两种方式: 1.直接使用寄存器的使能端口. 2.使用一个数据选择器连接寄存器的D端口,通过数据选择器的sel端口做使能.如下图 这个方式与直接使用寄存器的CE端口有什么区别呢? 我们可以看出来, 1.在Q1为输出端口时,此时这个结构所具有的功能和普通的寄存器是一样的,当CE=1时,D经过数据选择器选通在经过一个时钟的延迟后到达Q1端口.CE=0时具有保存功能.是不是就是下面的写法. always@(posedge clk)begin if(CE)begin Q…

[FPGA]Verilog 60s秒表计时器 1.引述 这次的实验来自于本人本科课程数电结课时的自选题目.由于这次上传是后知后觉,学校已将小脚丫板子回收,所以在这篇文章中没法贴出代码结果的效果图了,但最终效果已经过测试,可放心食用.那么下面就贴上代码并略加讲解供大家参考. 2.分频模块 我们要实现一个秒表,自然要将实验板中的时钟脉冲clk分频为一个周期为1s的脉冲,已知小脚丫板子的晶振为12MHz.下面贴上分频模块的代码. module divide # ( //parameter是verilo…

燃气灶控制器的设计与实现 一.引述 本次实验所用可编程器件型号为MAXII EPM1270T144C5(其引脚表见本人另一博文:可编程实验板EPM1270T144C5使用说明),通过可编程实验板实现一个基本的模拟燃气灶. 二.设计课题的基本要求 1. 燃气灶的控制按键有三个:点火/关闭按键 BTN7.火力调节按键 BTN6(火力增大) 和 BTN5(火力减小) 2. 用 8×8 双色点阵模拟显示燃气灶的灶眼,用如图 1 所示的四个点阵显示状态分别表示火力的四个档位,从左到右依次为微火.小火.中火…

目录 想说的话... 正文 IC介绍_HC595 电路连接图 功能表 逻辑图 代码实现 代码已经更新,新的代码按照电路编写,忠实于原电路的逻辑,已注于文末(11/16) 修复并行输出数据出错的bug,代码已更新(11/18) 想说的话... 这次的主角IC:HC595. 先介绍IC的功能,再分析代码,最后给出完整例程,请酌情阅读. 正文 IC介绍_HC595 The HC595 devices contain an 8-bit, serial-in, parallel-out shift reg…

http://www.eefocus.com/article/08-03/37231s.html http://wenku.baidu.com/link?url=5mdkMmm4BGGi7gRdgSkjqhwTUiTr6LaRDArvIJru4AaFoJlIBRVPZx0NfXEj63DR8sUyPQZ6yooGsgYSeKIkC4utEEhhfBfFRspx_nfRzZu http://www.orihard.com/product/211.htm http://www.orihard.com…

module debounce(clk_in,rst_in,key_in,key_pulse,key_state); input clk_in;//system clock input rst_in;//system reset input key_in;//button input output key_pulse;//debounce pulse out output reg key_state;//debounce state out reg key_reg; //register key…

目录 概述 电路分析 代码实现 参考文献 概述 本文以异步时序计数器为例,用Verilog实现以\(JK\)触发器组成的8421BCD码十进制异步计数器,并用ModelSim软件进行仿真验证. 电路分析 实现8421BCD码十进制计数器可分为同步时序和异步时序,分析方法类似,本文采用较为简单的异步时序进行讲解,关于同步时序实现方法可以参考相关资料. 下图为异步时序实现的该计数器的逻辑电路图. 可以根据逻辑电路图写出激励方程 \[ \begin{cases}J_0=K_0=1\\J_1=\over…

目录 想说的话... 样例_边沿检测计数器 代码讲解 仿真演示 拓展_自定义倒计时数和倒计时间隔 代码讲解 仿真演示 总结 实例_24秒倒计时器 想说的话... 本次实现的是一个24秒倒计时器,功能顾名思义,进行一个24秒的倒计时操作,本文先给出一个简单样例,并结合仿真验证功能,再对样例进行拓展,成为一个可以被调用的模块. 本文未涉及显示模块. 样例_边沿检测计数器 代码讲解 首先给出样例代码. module CntDwn (input CK//Clock ,output[4:0]CD//Cou…

verilog学习教程(以Vivado为载体)https://vlab.ustc.edu.cn/guide/index.html 中科大的数电实验网站https://vlab.ustc.edu.cn/…

概述 实现彩虹呼吸灯 题目就是这么简短,但这是目前我碰到的最有意思的一道题目,因为他有无数种解决方法,并且每一种都是那么高级或者巧妙,比如 可以利用3路不同初相的PWM调制信号驱动三颗RGB灯重叠呼吸 利用1路PWM信号以及状态机,将一个周期分为3个状态,分别是[R降G升B灭],[R灭,G降,B升]和[R升,G灭,B降],依次往复实现重叠呼吸 将PWM拆分为3段,分别为升,降,灭,在不同时间周期性的输送给RGB实现重叠呼吸 当然,不只这几种,还有更高级的方法或者生成语句也可以更加简练的完成题目,…

其实在FPGA的开发中理想情况下FPGA之间的数据要通过寄存器输入.输出,这样才能使得延时最小,从而更容易满足建立时间要求.我们在FPGA内部硬件结构中得知,IOB内是有寄存器的,且IOB内的寄存器比FPGA内部的寄存器更靠近外部的输出管脚,这样就能够得到更小的延时,从而使时序更好.我们可以看到在没有指定的情况下寄存器的映射都是随机的,那么问题来了,如何才能指定寄存器映射到IOB中呢?我们依然用异步复位D触发器的例子来给大家演示. 如图1所示,我们回到工程界面点击“Assignment Edit…

题记:这个笔记不是特权同学自己整理的,特权同学只是对这个笔记做了一下完善,也忘了是从那DOWNLOAD来的,首先对整理者表示感谢.这些知识点确实都很实用,这些设计思想或者也可以说是经验吧,是很值得每一个有志于FPGA/CPLD方面发展的工程师学习的. 1.硬件设计基本原则 (1).速度与面积平衡和互换原则:一个设计如果时序余量较大,所能跑的频率远高于设计要求,能可以通过模块复用来减少整个设计消耗的芯片面积,这就是用速度优势换面积的节约:反之,如果一个设计的时序要求很高,普通方法达不到设计频率,那…

寄存器堆(Register File)是微处理的关键部件之一.寄存器堆往往具有多个读写端口,其中写端口往往与多个处理单元相对应.传统的方法是使用集中式寄存器堆,即一个集中式寄存器堆匹配N个处理单元.随着端口数量的增加,集中式寄存器堆的功耗.面积.时序均会呈幂增长,进而可能降低处理器总体性能. 下图所示为传统的集中式寄存器堆结构: 本文讨论一种基于分布存储和面积与时序互换原则的多端口寄存器堆设计,我们暂时称之为“分布式寄存器堆”.该种寄存器从端口使用上,仍与集中式寄存器堆完全兼容,但该寄存器堆使用…

这篇文档值得阅读 按说阻塞与非阻塞是Verilog中最基本的东西,也是老生常谈.但是最近看到很多程序里用到阻塞语句竟然不是很明白,说到底是从来没有自己仔细分析过.当然一般情况程序中也是推荐用非阻塞的. 一般来说大家都会用以下几个例子来说明阻塞与非阻塞: 大家可以参考http://www.cnblogs.com/crazybingo/archive/2012/03/20/2408980.html HDL源代码 对应的RTL电路 module Shifter1( Clk, D, Q3 );input…

很多FPGA工程师都会遇到timing的问题,如何让FPGA跑到更快的处理频率是永久话题.决定FPGA的timing关键是什么?如何才能跑到更快的频率呢? A. 第一步需要了解FPGA的timing路径: 图1.时序模型 在任何设计中最普通的时序路径有以下4种: 1 输入端口到内部时序单元路径: 2 从时序单元到时序单元之间的内部路径: 3 从内部时序单元到输出端口之间的路径: 4 输入端口到输出端口之间的路径: B.第二步需要能够读懂FPGA的timing报告,从而找到影响timing的问题:…

最近要用到Synplify,但以前没使用过,无基础,找到一篇帖子,隧保存下来. 本文转自:http://blog.sina.com.cn/s/blog_65fe490d0100v8ax.html Synplify 使用过程中最常用的选项及命令的介绍.一. 状态机相关(1)FSM Compiler Option FSM Compiler是一个全局选项.勾选此选项之后Synplify Pro会自动检测代码中的状态机,根据状态数量的不同选择不同的编码方式.状态数量在0~4之间采用顺序编码(Sequen…

1.异步复位 always @ ( posedge sclk or negedge s_rst_n ) if ( !s_rst_n ) d_out <= 1'b0; else d_out <= a; 综合出来的RTL视图如下所示: 从图中可以看到寄存器d_out有一个低电平有效的复位信号s_rst_n端口,即使设计是高电平复位,实际综合后也会把异步复位信号反向后接到这个CLRN端: 2.同步复位 always @ ( posedge sclk ) if ( !s_rst_n ) d_out &…

[1]输入端口不能使用reg数据类型,因为reg类型对应的FPGA内部的寄存器.这样理解:reg寄存器具有记忆功能;而wire类型数据就相当于一根连线.input输入信号用wire连线进来就好:output输出信号可以用wire连线输出,同时也可以用reg寄存器直接输出(此时相当于寄存器输出端延长了,而延长的那一段其实还是一段连线而已) [2]管脚分配文件的编写 NET "led[0]"  LOC=P17 |  IOSTANDARD =LVCMOS33: 问题:后半句啥意思 不懂!!!…

一.何为FPGA? FPGA,英文全拼:Field-Programmable Gate Array 现场可编程门阵列,它是在PAL.GAL.CPLD等可编程器件的基础上进一步发展的产物.它是作为专用集成电路(ASIC)领域中的一种半定制电路而出现的,既解决了定制电路的不足,又克服了原有可编程器件门电路数有限的缺点. 二.FPGA生产厂家有哪些? Altera(被Intel收购),开发平台Quartus 下图是Altera Cyclone IV的产品信息说明 Cyclone IV GX系列资源列表…

谈及此部分,多多少少有一定的难度,笔者写下这篇文章,差不多是在学习FPGA一年之后的成果,尽管当时也是看过类似的文章,但是都没有引起笔者注意,笔者现在再对此知识进行梳理,也发现了有很多不少的收获.笔者根据网上现有的资源,作进一步的总结,希望能够有所帮助. 一个不错的网站,类似于一个手册,随时可以去查询如何去定义各个时序约束指令怎么用.http://quartushelp.altera.com/current/mergedProjects/tafs/tafs/tcl_pkg_sdc_ver_1.5…

JTAG协议制定了一种边界扫描的规范,边界扫描架构提供了有效的测试布局紧凑的PCB板上元件的能力.边界扫描可以在不使用物理测试探针的情况下测试引脚连接,并在器件正常工作的过程中捕获运行数据. SoC FPGA作为在同一芯片上同时集成了FPGA和HPS的芯片,其JTAG下载和调试电路相较于单独的FPGA或ARM处理器都有一些差异,但是同时两者又有紧密的联系.AC501-SoC开发板上的JTAG链同时连接了FPGA和HPS.使用时,仅需一个JTAG链路,就能同时调试FPGA和HPS.FPGA和HPS…

上期我们介绍了关于FPGA内部最基本的结构,在quartus下可以看到整体的结构. 这是在平面规划图下看到的结构,其中蓝色的小格代表一个LAB.四周边上浅棕色的小格代表IO口. 这是一个LAB的内部结构,其中蓝色小格和红色小格就是一个LE,一个LAB有16个LE组成. 从上图可以看到,一个LE包含一个4输入的LUT,一个进位逻辑和一个输出寄存器. 接下来我们介绍一下FPGA与外部通信的接口,IO口.FPGA内部有丰富的资源,一个很重要的资源就是可编程输入输出单元(IOB).是芯片与外界电路的接口…

声明:本文为黑金动力社区(http://www.heijin.org)原创教程,如需转载请注明出处,谢谢! 黑金动力社区2013年原创教程连载计划: http://www.cnblogs.com/alinx/p/3362790.html <FPGA那些事儿--TimeQuest 静态时序分析>REV5.0 PDF下载地址: http://www.heijin.org/forum.php?mod=viewthread&tid=22811&extra=page%3D1 第五章:网表…

今天摸索了一下hdl coder的使用方法,各个步骤主要是照猫画虎,有些地方还是不理解,先总结一下: 1.要想调用quartus或者Xilinx综合布局布线需要先设置,设置的方法有两种,命令窗口输入 hdlsetuptoolpath('ToolName', 'Altera Quartus II', ... 'ToolPath', 'D:\altera\10.1\quartus\bin\quartus.exe');或者在matlab安装目录下找到toolbox\local新建一个startup.m…

本文原始位置:FPGANotes Blog http://wiki.fpganotes.com/doku.php/ise:timing:my_summary Intro 问:一个FPGA设计项目需要用哪些评判标准来检验? 功能正确: 时序收敛: 资源消耗少. 时序收敛,即Timing Closure,意思是使设计的各项时序指标能满足设计前所制定要求.因此,整个过程分为两部分: 制定时序要求 满足时序要求 Timing Constraints Classes 制定时序要求通常是由整个系统电路的外部…

随着新一代飞机的综合化航电系统对通信需求的不断提高,传统的ARINC429.1553B总线的传输速率分别只有100Kbps和1Mbps,其带宽已远远不 论文联盟 http://Www.LWlm.cOm能满足系统通信的需求,无法为高性能数据处理提供有力的通信支撑. FC网络是一种高速串行通信技术,速率可以达到1Gbps.2Gbps,甚至到4Gbps以上,同时还具备低延迟.可靠性高.重量轻.体积小,且 应用灵活等特点,是一种新型的高速通信技术.定义了FC-AE以及ARINC818等专门应用于机载 环…

这个文档讲解的是在SDK下出现的问题,如果在ISE下编译是有错的,不能正常进入SDK,那这篇文档不适合你. 问题是这样的.根据教程<XILINX FPGA Verilog编程大全>做SOC实验,教程用的是ISE13.2,我使用的是ISE14.4,一步一步跟着教程做,通过这次照猫画虎,我能收获不少. 在做到实验三,Runled实验时,需要用到GPIO.新建空工程,新建.C文件.复制汤总的程序,编译.出现如下问题: #include 前面有一个叹号! 下图是点击叹号后的提示: 这是因为没有在程序标…

在高性能雷达信号处理机研制中,高速串行总线正逐步取代并行总线.业界广泛使用的Xilinx公司Virtex-6系列FPGA支持多种高速串行通信协议,本文针对其中较为常用的Aurora 8B/10B和PCI Express 2.0,Serial RapidIO 2.0三种协议进行了测试及对比分析.首先搭建了基于Virtex-6 FPGA的高速串行协议测试平台:然后设计并分别实现了三种协议的高速数据通信,测算了协议的实际传输速率:最后结合测试结果,从协议层次结构.链路数目.链路线速率.数据传输方式.协…