去年小学期写的,push到博客上好了 Verilog 的基本声明类型 wire w1; // 线路类型 reg [-3:4] r1; // 八位寄存器 integer mem[0:2047]; // 2048 个整数的阵列 reg [31:0] cache[0:63]; // 32 位数据的64个存储单元 //通常称为内存或记忆体 //更多阵列类型的声明 reg [7:0] array [0:1023]; reg [7:0] array [0:1023][0:511]; module里的声明类型…