目录 想说的话... 正文 IC介绍_HC595 电路连接图 功能表 逻辑图 代码实现 代码已经更新,新的代码按照电路编写,忠实于原电路的逻辑,已注于文末(11/16) 修复并行输出数据出错的bug,代码已更新(11/18) 想说的话... 这次的主角IC:HC595. 先介绍IC的功能,再分析代码,最后给出完整例程,请酌情阅读. 正文 IC介绍_HC595 The HC595 devices contain an 8-bit, serial-in, parallel-out shift reg

http://blog.chinaunix.net/xmlrpc.php?r=blog/article&uid=25876834&id=3300393 因为在本人工作中,服务端Erlang和客户端的flash通信都是发送二进制数据(协议)来通信,Erlang处理起来二进制数据真的很方便,在空余时间查看和翻译了Erlang的二进制相关一些说明文档,当然里面也有根据自己的经验和知识理解的地方. 在二进制解析部分,其实还有很多好的例子.还有就是Erlang的二进制实际应用的例子,下次会再分享的,

FFT算法8点12位硬件实现 (verilog) 1 一．功能描述: 1 二．设计结构: 2 三.设计模块介绍 3 1.蝶形运算(第一级) 3 2.矢量角度旋转(W) 4 3.CORDIC 结果处理 除法单元模块 8 4.蝶形运算(第二,三级) 9 5.Vectoring CORDIC 模块 10 6.输出并转串模块 11 四．工程纵览 12 五．功能测试 13 六．工程结束遐想 14 一．功能描述: 对12位(带符号位)数据进行8点FFT计算 8个12位数据并行输入(懒得写前端的串转并模块,)

类型转换 verilog中,任何类型的任何数值都用来给任何类型赋值.verilog使用赋值语句自动将一种类型的数值转换为另一种类型. 例如,当一个wire类型赋值给一个reg类型的变量时,wire类型的数值(包括四态数值,电平强度,多驱动解析)自动转换为reg类型(有4态数值,但没有电平强度和多驱动解析). 如果一个real类型被赋值给一个reg类型的变量,浮点数值自动截取为reg字长能够表达的整型数值. 下面这个例子里面,使用临时变量将一个浮点类型结果转换为一个64比特整型值,然后将这个整型值

一.软件平台与硬件平台 软件平台: 操作系统:Windows 8.1 64-bit 开发套件:Vivado2015.4.2  Matlab2016a 仿真工具:Vivado自带仿真器 二.引言 在利用Verilog写数字信号处理相关算法的过程中往往涉及到对数据的量化以及截位处理.而在实际项目中,一种比较精确的处理方式就是先对截位后的数据进行四舍五入(round),如果在四舍五入的过程中由于进位导致数据溢出,那么我们一般会对信号做饱和(saturation)处理.所谓饱和处理就是如果计算结果超出了

转自https://www.cnblogs.com/liujinggang/p/10549095.html 一.软件平台与硬件平台 软件平台: 操作系统:Windows 8.1 64-bit 开发套件:Vivado2015.4.2  Matlab2016a 仿真工具:Vivado自带仿真器 二.引言 在利用Verilog写数字信号处理相关算法的过程中往往涉及到对数据的量化以及截位处理.而在实际项目中,一种比较精确的处理方式就是先对截位后的数据进行四舍五入(round),如果在四舍五入的过程中由于

本文记录一些关于Verilog HDL的一些技巧.易错.易忘点等(主要是语法上),一方面是方便自己忘记语法时进行查阅翻看,另一方面是分享给大家,如果有错的话,希望大家能够评论指出. 关键词: ·技巧篇: 组合逻辑输出类型选择; 语法上的变量交换; ·易忘篇: case/casex/casez语句; 循环语句: 数制和操作符: 数据类型: ·易错: 技巧篇: 1.组合逻辑输出:描述一个纯组合逻辑电路时,尽量不要把输出定义成输出类型,例如描述下面的电路: )( :] a, // sel=00时,选择

本文档中通过verilog实例来学习verilog语法.Verilog是一种硬件描述语言,它具有并发性和时序性.并发性是指不同硬件模块的同时操作,时序性是指信号的赋值或操作在时钟的边沿进行.由于作者本身也是一个初学者,所以尽量用简单明了的例子介绍Verilog语法. Verilog中的注释 Verilog代码中的注释和c++语言相同,分为短注释(//)和长注释(/* - */).短注释通常放在每行代码的后面或上面,用来注释这行代码的功能.长注释一般在module的开始处,用来说明模块的功能.比如

http://acm.hdu.edu.cn/showproblem.php?pid=2562 奇偶位互换 Time Limit: 3000/1000 MS (Java/Others)    Memory Limit: 32768/32768 K (Java/Others) Total Submission(s): 3824    Accepted Submission(s): 2913 Problem Description 给定一个长度为偶数位的0,1字符串,请编程实现串的奇偶位互换.   I

Problem Description 给定一个长度为偶数位的0,1字符串,请编程实现串的奇偶位互换. Input 输入包含多组测试数据: 输入的第一行是一个整数C,表示有C测试数据: 接下来是C组测试数据,每组数据输入均为0,1字符串,保证串长为偶数位(串长<=50). Output 请为每组测试数据输出奇偶位互换后的结果: 每组输出占一行. Sample Input 2 0110 1100 Sample Output 1001 1100 水题一个~~~~ 就是交换相邻奇偶的值 而且这个值只有

命令: sverilog:表示支持systemverilog,如果只编译verilog不需要加 test.sv  :这个可以是一个systemverilog/verilog文件,也可以是一个filelist -full64:表示使用64位的机器. verilog中可执行的单元是module;systemverilog中可执行的单元可以是module还可以是program. 编译完后会在当前目录下生产一个simv的文件,直接执行simv就可以执行systemverilog/verilog代码了.

作者: zyl910 一.缘由 BLOB是指二进制大对象,也就是英文Binary Large Object的缩写. 在很多时候,我们是通过其他编程语言(如Java)访问BLOB的字节数据,进行字节级的操作的. 但是有些时候工作量很小,感觉专门为BLOB字节级操作而专门开发个程序,是比较麻烦的.于是我研究了一下如何直接在Oracle存储过程里操作BLOB的字节数据. 二.办法 2.1 基本操作 使用 length 函数,可以获取blob的字节长度.如 v_len := length(i_blob)

类似于行波进位加法器,用串联的方法也能够实现多位二进制数的减法操作.  比如下图是4位二进制减法逻辑电路图. 8位二进制减法的verilog代码如下: module subn(x, y, d,cin); parameter n=8; input [n-1:0] x; input [n-1:0] y; output reg[n-1:0] d; //diff output reg cin; //borrow from high bit reg [n:0] c; integer k; always @

位运算     位运算的运算分量只能是整型或字符型数据,位运算把运算对象看作是由二进位组成的位串信息,按位完成指定的运算,得到位串信息的结果. 位运算符有:     &(按位与).|(按位或).^(按位异或).~ (按位取反).     其中,按位取反运算符是单目运算符,其余均为双目运算符.     位运算符的优先级从高到低,依次为~.&.^.|,     其中~的结合方向自右至左,且优先级高于算术运算符,其余运算符的结合方向都是自左至右,且优先级低于关系运算符.    (1)按位与运算符

1.3按位AND和按位OR Time Limit: 1000 ms Memory Limit: 65536 KiB Submit Statistic Problem Description 已知长度为n的两个位串a和b,求它们的按位AND和按位OR. Input 多组测试数据,每组测试数据第1行输入位串长度n(0 < n <= 64),第2行输入n个以空格隔开的取值为0或1的整数表示位串a,第3行输入n个以空格隔开的取值为0或1的整数表示位串b. Output 每组测试数据占两行,第一行输出n

和线性表的链式存储结构相类似,也可采用链式方式存储串值.由于串结构的特殊性--结构中的每个数据元素是一个字符,则用链表存储串值时,存在一个“结点大小”的问题,即每个结点可以存放一个字符,也可以存放多个字符. 下面是结点大小为4(即每个结点存放4个字符)的链表: head --> (a) --> (b) --> (c) --> ... --> (i) 当结点大小大于1时,由于串长不一定是结点大小的整倍数,则链表中的最后一个结点不一定全被串值占满,此时通常补上“#”或其它非串值字

  奇偶位互换 Time Limit: 3000/1000 MS (Java/Others)    Memory Limit: 32768/32768 K (Java/Others)Total Submission(s): 7867    Accepted Submission(s): 5916 Problem Description 给定一个长度为偶数位的0,1字符串,请编程实现串的奇偶位互换.   Input 输入包含多组测试数据:输入的第一行是一个整数C,表示有C测试数据:接下来是C组测试

实验三 6LED静态串行显示一.实验目的1.掌握数字.字符转换成由数码管显示的八段码的软件译码方法及译码过程:2.静态显示的原理和相关程序的编写. 二.实验电路静态显示 电路如图3-2所示.显示器由6个LED数码管组成.输入只有三个信号,它们是串行数据输入SER和移位脉冲信号SRCLK,锁存信号RCLK.6个串行输入/并行输出锁存移位寄存器芯片74HC595首尾相连.每片的并行输出作为LED数码管的段码.74HC595的引脚如图3-1 74HC595为8位串入并出移位寄存器.QA--QH: 八位

1.前言 C的位运算符有&(按位与).|(按位或).^(按位异或).~(按位取反),位运算符把运算对象看作是由二进制位组成的位串信息,按位完成指定的运算,得到相应的结果. 2.位运算符 在上面提到的运算符中,~(按位取反)为单目运算符,其它的都为双目运算符,位运算符的优先级从高到低,依次为~.&.^.|. (1)按位与运算符(&) 按位与运算符按照以下规则进行计算: 0 & 0 = 0 0 & 1 = 0 1 & 0 = 0 1 & 1 = 1 也就

一.前言 FFT运算是目前最常用的信号频谱分析算法.在本科学习数字信号处理这门课时一直在想:学这些东西有啥用?公式推来推去的,有实用价值么?到了研究生后期才知道,广义上的数字信号处理无处不在:手机等各种通信设备和WIFI的物理层信号处理.摄像头内的ISP.音频信号的去噪等.各种算法中,FFT是查看信号本质,也就是频谱的重要手段.之前仅直接调用FFT/IFFT IP核,今天深入探讨下算法本身和实现方案. 二.FFT运算原理及结构 本文仅对FFT的核心思想.作用和算法结构进行介绍,FFT具体原理和公

Proteus传感器+气体浓度检测的报警方式控制仿真 目录 Proteus传感器+气体浓度检测的报警方式控制仿真 1 实验意义理解 2 主要实验器件 3 实验参考电路 4 实验中的问题思考 4.1 实现转动的风扇 4.2 控制部分 5 实验参考代码 1 实验意义理解 基于前两个实验,我们已经成功的实现: 对传感器的数据进行采样.转换 拟合采样值 对拟合的数据在HDG12864F-1显示屏上显示 似乎,该得到的数据已经拿到了,还能干啥? 是的,我们还能利用数据干一些东西,比如说当这个气体浓度超范围