Switching Fabric的设计: 三种架构:P沟道的switch vdd(header switch),N沟道的switch vss(footer switch),两个switch. 但是如果加入两个switch,与门电路结合,可能会产生较大的IR-drop,增大delay,所以这种方式很少用. P沟道的switch vdd,广泛应用在volatge scaling设计中. N沟道的switch vss,很少用,有switch的电路,一般都需要level shifter. 但是一般lev

https://www.jianshu.com/p/f7a2bcaefb2e SCAN技术,也就是ATPG技术-- 测试std-logic, 主要实现工具是: 产生ATPG使用Mentor的 TestKompress和synopsys TetraMAX: 插入scan chain主要使用synopsys 的DFT compiler. 通常,我们所说的DCSCAN就是normal scan test 即慢速测试,测试频率是10M-30M AC SCAN 也就是at-speed scan 即实速测试

DFT设计的主要目的是为了将defect-free的芯片交给客户. 产品质量,通常使用Parts Per million(PPM)来衡量. 但是随着IC从SSI到VLSI的发展,在test上花销的时间越来越多,test的quality却很难提高,这使得DFT的engineer不断的发展着DFT的技术. DFT engineer面对的第一个问题是设计内部的状态的可测试性问题.在1970-1980年间,提出了ad hoc等可测试性设计的方法. 可以提高一个design的可测试性,但是对于sequen

现代集成电路的制造工艺越来越先进,但是在生产过程中的制造缺陷也越来越难以控制,甚至一颗小小的PM2.5就可能导致芯片报废,为了能有效的检测出生产中出现的废片,需要用到扫描链测试(scan chain),由此产生了可测性设计即 DFT flow. DFT 第一步是做 scan chain,首先将电路中的普通 DFF 换成 scan DFF: scan DFF 是在原DFF 的输入端增加了一个 MUX,于是多了几个 pin :scan_in,scan_enable,scan_out 换完之后将所有的

离散傅里叶变换(Discrete Fourier Transform,缩写为DFT),是傅里叶变换在时域和频域上都呈离散的形式, 将信号的时域采样变换为其DTFT的频域采样.在形式上,变换两端(时域和频域上)的序列是有限长的,而实际上 这两组序列都应当被认为是离散周期信号的主值序列.即使对有限长的离散信号作DFT,也应当将其看作其周期延 拓的变换.在实际应用中通常采用快速傅里叶变换计算DFT. 扫描路径设计 扫描路径法是一种针对时序电路芯片的DFT方案.其基本原理是时序电路可以模型化为一个组合电

       综合技术是提高设计产能的一个很重要的技术,没有综合技术的发展就不可能用HDL实现电路的设计,因为HDL开始是用来供电路仿真建模使用的,到了后来才把其中一部分子集作为可综合的语言,也就是RTL CODE.很多人入门都用HDL做设计,就以为HDL就只是用来做设计的,没有看到HDL最初始的一面,所以在验证时,就无法用好HDL另外一部分强大的功能.有时间还是可以看看Writing Testbench这本书,增强对HDL语言在验证方面作用的了解,也是提高对HDL认识很好的补充.       

相信很多工程师,特别是刚入行或准备入行的兄弟们或多或少听过测试相关的东西.如果你想做DFT工程师的,测试工程师的,而对于设计/验证工程师们如果能了解下STIL文件的原理,在和DFT/测试工程师聊技术聊测试pattern的时候就不会一脸懵逼了. 言归正传.STIL就是StandardTestInterfaceLanguage(标准测试接口语言),IEEE1450.x标准就是专门说的它,语法上很有内涵的感觉.但很明显这就是用来描述测试pattern用的语言(Synoposys会采用STIL来描述扫描

众所周知,芯片主要由三大部分构成. 芯片示例-可见下图 1.与电路板和其他芯片的接口-IO pad 2.存放程序的空间-RAM和ROM 3.搭建逻辑电路的基本组件 –标准逻辑单元 DFT工程师所有的工作的目的只有一个-设计和插入数字电路,测试整个芯片的制造质量,筛选出没有制造缺陷的芯片. 针对芯片的三大部分,DFT工程师手里有三大法宝 BSCAN技术-- 测试IO PAD,主要实现工具是Mentor-BSDArchit,sysnopsy-BSD Compiler MBIST技术-- 测试MEM,

工程会接触DFT.需要了解DFT知识,但不需要深入. 三种基本的测试(概念来自参考文档): 1. 边界扫描测试:Boundary Scan Test: 测试目标是IO-PAD,利用JTAG接口互连以方便测试.(jtag接口,实现不同芯片之间的互连.这样可以形成整个系统的可测试性设计) 2. 内建自测试BIST:(模拟IP的关键功能,可以开发BIST设计.一般情况,BIST造成系统复杂度大大增加.memory IP一般自带BIST,简称MBIST) 3. 扫描测试(ATPG)Scan path:

ATE:ATE是Automatic Test Equipment的缩写,根据客户的测试要求.图纸及参考方案,采用MCU.PLC.PC基于VB.VC开发平台,利用TestStand&LabVIEW和JTAG/Boundary Scan等技术开发.设计各类自动化测试设备. BIST:BIST是在设计时在电路中植入相关功能电路用于提供自我测试功能的技术,以此降低器件测试对自动测试设备(ATE)的依赖程度.BIST技术的快速发展很大的原因是由于居高不下的ATE成本和电路的高复杂度.现在,高度集成的电路被

Q: Boundary Scan是什么?应用场景是什么?实现的方法是什么?挑战是什么? A: Boundary Scan就是边界扫描,是由Joint Test action Group起草的规范,最初是为了解决板级芯片之间的互联测试的问题,实现方法就是在芯片内部的每个I/O上面加上一个Boundary Scan cell 用于控制和观测每个I/O的状态,然后把每个I/O的bscell串连起来交由TAP控制器控制.TAP控制器按照 IEEE1149.1 规范通过5个I/O 串行与外界通讯.虽然Bo

1.Boundary scan Boundary Scan就是我们俗称的边界扫描.Boundary Scan是上世纪90年代由 Joint Test Action Group(JTAG)提出的,它的初衷是为了解决在PCB上各个大规模集成电路间的信号互联测试需求,所以往往也被叫做JTAG(JTAG更是指由IEEE1149.1标准规定的4线接口极其控制逻辑如TAP.TDR等).现在 JTAG / BScan 已被绝大多数芯片设计公司和系统厂商所采用,作为一种芯片 IO PAD connectivit

1. Boundary Scan A:Boundary scan 顾名思义,是附加在芯片I/O 周边的扫描测试链,它通过专门的测试端口(TAP)访问.在测试模式下,边界扫描链会接管功能逻辑,对I/O进行灵活访问.边界扫描链的结构,测试端口,以及其控制器(TAP Controller),被IEEE定为标准协议(IEEE  1149),  也称做JTAG.   边界扫描链最早应用于印刷电路板上芯片间的互联测试, 后来也广泛应用于生产测试中对芯片管脚的测试. MBIST Memory内建自测试: A:

note: Some articles are very good in http://www.electronics-tutorials.ws/,I share them in the Cnblog so that Chinese hardware engineers can enjoy and learn. ComeFrom:http://www.electronics-tutorials.ws/filter/filter_4.html   The cut-off frequency or

消费类电子电路图设计中往往会涉及到4.2V锂离子电池充电电路.及4.2V转3.3V的LDO稳压电路,这里分享一种简单.便宜的设计方案: RT9193 300mA,Ultra-Low Noise,Ultra-Fast CMOS LDO Regulator. <0.01uA Standby Current When Shutdown. 2.5V~5.5V Input Voltage. SD8017 4.2V Li-Ion电池恒流恒压充电芯片. 可编程充电电流,最大可达800mA. 20uA Supp

1.该款电路为兼容可控硅调光的LED驱动电路,采用OB3332为开关控制IC,拓扑方案为Buck: 2.FB1:磁珠的单位是欧姆,而不是亨利,这一点要特别注意.因为磁珠的单位是按照它在某一频率 产生的阻抗来标称的,阻抗的单位也是欧姆.磁珠的 DATASHEET上一般会提供频率和阻抗的特性曲线图,一般以100MHz为标准,比如600R@100MHz,意思就是在100MHz频率的时候磁珠的阻抗相当于600欧姆: 3.UFM14PL-TP普通二极管: Maximum Recurrent Peak Re

转载:http://www.cnblogs.com/BitArt/archive/2012/11/24/2786390.html 很多同学学习了数字信号处理之后,被里面的几个名词搞的晕头转向,比如DFT,DTFT,DFS,FFT,FT,FS等,FT和FS属于信号与系统课程的内容,是对连续时间信号的处理,这里就不过多讨论,只解释一下前四者的关系. 对于初学数字信号(Digital Signal Processing,DSP)的人来说,这几种变换是最为头疼的,它们是数字信号处理的理论基础,贯穿整个信

1.同步动态扫描 多个数码管的显示采用的是同步动态扫描方法,同步动态扫描指的是:行信号和列信号同步扫描,是一种并行操作. 2.数码管驱动电路实现思路      如果要求数码管显示我们想要的数字,首先需要写一个数据接收模块,这个模块接收数据之后需要做什么样的处理呢?这时候我们会想到两个数码管,其中一个显示十位数字,另一个显示各位数字,即把这个数据的十位传给其中一个数码管,各位数字传给另一个数码管来显示.这样我们就会明确了:数据接收模块需要将接收的数据进行拆分,分别输出其十位数据与个位上的数据 程序

    一.等效串联电阻ESR概述 ESR是Equivalent Series Resistance的缩写,即“等效串联电阻”.理想的电容自身不会有任何能量损失,但实际上,因为制造电容的材料有电阻,电容的绝缘介质有损耗.这个损耗在外部,表现为就像一个电阻跟电容串联在一起,所以就称为“等效串联电阻”.有的电容还会标出ESR值(等效串联电阻),ESR越低,损耗越小,输出电流就越大,电容器的品质越高. 二.ESR的成因分析 任何一个电容都会存在ESR,在电容电极之间始终都存在着一个电气性的电阻,如金属

          come from:http://www.21ic.com/dianlu/basis/interface/2015-04-21/621607.htm AT89C52是美国Atmel公司生产的低电压.高性能CMOS 8位单片机,片内含8KB的可反复擦写的程序存储器和256B的随机存取数据存储器(RAM),器件采用Atmel公司的高密度.非易失性存储技术生产, 兼容标准MCS-51指令系统,片内配置通用8位中央处理器(CPU)和Flash存储单元,功能强大的AT89C52单片机可

中断和事件 1 嵌套向量中断控制器 特性: ● 68个可屏蔽中断通道(不包含16个Cortex™-M3的中断线):● 16个可编程的优先等级(使用了4位中断优先级):● 低延迟的异常和中断处理:● 电源管理控制:● 系统控制寄存器的实现: 嵌套向量中断控制器(NVIC)和处理器核的接口紧密相连,可以实现低延迟的中断处理和高效地处理晚到的中断.[正版请搜索:beautifulzzzz(看楼主博客园官方博客,享高质量生活)嘻嘻!!!] 1.1 系统嘀嗒(SysTick)校准值寄存器 系统嘀嗒校准值固