https://mp.weixin.qq.com/s/ie0R3v60IcrI6beTXHrgSg   基于Intellj IDEA+Scala插件模式开发   因为Chisel内嵌于Scala,所以Chisel3的项目实际上是Scala的项目,构建使用sbt. 下面使用官方网站上面的例子Adder,创建第一个项目,并转换成Verilog语言的实现.   一. 创建一个基于Scala的项目 ​​   选择项目的存储位置,JDK, sbt和Scala的版本.版本之所以重要,是因为版本之间的差异很大

在电力电子变流器设备中,常常需要计算发电量,由于电力电子变流器设备一般是高频变流设备,所以发电量的计算几乎时实时功率的积分,此时就会用到一个积分模块.发电量计算的公式如下:Q=∫P. FPGA由于其并行处理的运算方式,使其在电力电子领域的应用越来越广泛,有专家断言,DSP能做的事情,FPGA都可以做. 此外,MATLAB2016bb在图形化设计算法自动生成代码上做了大量优化,使算法开发的时间大大缩小,下面共享一个基于MATLAB2016b图形化设计自动生成Verilog语言的积分模块及其应用.

一.前言 初入职场,一直忙着熟悉工作,就没什么时间更新博客.今天受“利奇马”的影响,只好宅在家中,写写技术文章.芯片设计规模日益庞大,编写脚本成了芯片开发人员必要的软技能.模块端口动不动就几十上百个,手动编写代码伤不起.实现verilog模块例化模板的自动生成也算是我自砸饭碗的第一步了O(∩_∩)O! 二.代码设计 要自动生成模块例化模板总共分三步:1 打开设计文件,读取内容 2 正则匹配 3 打开指定上层文件,写入例化模板.涉及到的知识点主要有文件读写和正则匹配.该脚本分别用两个表达式匹配模块

USB2.0IP设计 最近,在学习USB2.0IP的设计,其中包含了CRC校验码的内容,之前学习千兆以太网曾经用到过CRC32校验(https://www.cnblogs.com/Xwangzi66/p/14185143.html),CRC详细原理可见括号的链接,今天则从怎么用工具快速生成Verilog代码的角度介绍. 一 确定CRC5的多项式 G(X)= X^5 + X^2 + 1,输入数据的位宽为11bit,即CRC5中的输入信号[10:0]data_i. 二 在线网页生成CRC5的Veri

前言 手动例化又慢又容易出错,孩子老犯错怎么办? 当然是脚本一劳永逸. 流程 (1)在vscode中安装如下插件. (2)在电脑中安装python3以上的环境. 下载地址:https://www.python.org/downloads/release/python-373/ 安装记得一定要勾选添加路径,记得管理员安装.重启你的电脑. 在cmd窗口输入python即可验证是否安装成功! (3)安装chardet.为确保插件可用,这个需要安装. 参考链接:https://blog.csdn.net

生成块可以动态的生成Verilog代码.可以用于对矢量中的多个位进行重复操作.多个模块的实例引用的重复操作.根据参数确定程序中是否包含某段代码.生成语句可以控制变量的声明.任务和函数的调用.还能对实例引用进行全面的控制.在编程时,应用关键字generate_endgenerate来说明生成的实例范围. 生成实例可以是一下的以下一种或多种类型: 1)模块 :  2)用户定语原语 : 3)门级原语 :  4)连续赋值语句:   5)initial 和 always 块. 生成实例中语序的数据类型:

https://mp.weixin.qq.com/s/tDpUe9yhwC-2c1VqisFzMw   演示如何使用状态机.   参考链接: https://github.com/ucb-bar/chisel-tutorial/blob/release/src/main/scala/solutions/VendingMachine.scala   1. 引入Chisel3   ​​   2. 继承自Module类   ​​   3. 定义输入输出接口   ​​ 创建各项输入输出接口.   val

https://mp.weixin.qq.com/s/5lcMkenM2zTy-pYOXfRjyA   演示如何使用switch/is来实现状态机.   参考链接: https://github.com/ucb-bar/chisel-tutorial/blob/release/src/main/scala/solutions/VendingMachineSwitch.scala   1. 引入Chisel3   ​​   2. 继承自Module类   ​​   3. 定义输入输出接口   ​​

https://mp.weixin.qq.com/s/e8vJ8claauBtiuedxYYaJw   实现可以动态索引的表.   参考链接: https://github.com/ucb-bar/chisel-tutorial/blob/release/src/main/scala/examples/Tbl.scala   1. 引入Chisel3   ​​   2. 继承自Module类   ​​   3. 定义输入输出接口   ​​ 创建各项输入输出接口.   val addr = Inp

https://mp.weixin.qq.com/s/-AVJD1IfvNIJhmZM40DemA   实现后入先出(last in, first out)的栈.   参考链接: https://github.com/ucb-bar/chisel-tutorial/blob/release/src/main/scala/examples/Stack.scala   1. 引入Chisel3   ​​   2. 继承自Module类   ​​ 栈的深度作为参数传入.   3. 定义输入输出接口  

https://mp.weixin.qq.com/s/3hDzpJiANdwp07hO03psyA   演示使用函数进行代码复用的方法.   参考链接: https://github.com/ucb-bar/chisel-tutorial/blob/release/src/main/scala/examples/.scala   1. 引入Chisel3   ​​   2. 继承自Module类   ​​   3. 定义输入输出接口   ​​ 创建各项输入输出接口.   这些接口都是无符号整型数

https://mp.weixin.qq.com/s/OtiQnE52PwdCpvmzJ6VFnA   奇偶发生器.统计输入中1的个数,如果为偶数则输出0,奇数则输出1.   参考链接: https://github.com/ucb-bar/chisel-tutorial/blob/release/src/main/scala/examples/Parity.scala   1. 引入Chisel3   ​​   2. 继承自Module类   ​​   3. 定义输入输出接口   ​​ 创建各

https://mp.weixin.qq.com/s/RQg2ca1rwfVHx_QG-IOV-w   字节选择器.   参考链接: https://github.com/ucb-bar/chisel-tutorial/blob/release/src/main/scala/examples/ByteSelector.scala   1. 引入Chisel3   ​​   2. 继承自Module类   ​​   3. 定义输入输出接口   ​​ 创建各项输入输出接口.   这些接口都是无符号整

https://mp.weixin.qq.com/s/LKiXUgSnt3DzgFLa9zLCmQ   简单的寄存器在时钟的驱动下,逐个往下传值.   参考链接: https://github.com/ucb-bar/chisel-tutorial/blob/release/src/main/scala/examples/ShiftRegister.scala   1. 引入Chisel3   ​​   2. 继承自Module类   ​​   3. 定义输入输出接口   ​​ 创建各项输入输出

https://mp.weixin.qq.com/s/SEcVjGRL1YloGlEPSoHr3A   位数为参数的加法器.通过FullAdder级联实现.   参考链接: https://github.com/ucb-bar/chisel-tutorial/blob/release/src/main/scala/examples/Adder.scala   1. 引入Chisel3   ​​   2. 继承自Module类   ​​ 这里的n是构造方法的参数,表示加法器的位数.   3. 定义

https://mp.weixin.qq.com/s/X5EStKor2DU0-vS_wIO-fg   四位加法器.通过FullAdder级联实现.   参考链接: https://github.com/ucb-bar/chisel-tutorial/blob/release/src/main/scala/examples/Adder4.scala   1. 引入Chisel3   ​​   2. 继承自Module类   ​​   3. 定义输入输出接口   ​​ 创建输入和输出接口:   这

https://mp.weixin.qq.com/s/Aye-SrUUuIP6_o67Rlt5OQ   全加器   逻辑图如下: ​​   参考链接: https://github.com/ucb-bar/chisel-tutorial/blob/release/src/main/scala/examples/FullAdder.scala     1. 引入Chisel3   ​​   2. 继承自Module类   ​​   3. 定义输入输出接口   ​​ 创建输入和输出接口,包括: a.

1 前言 (1)    什么是CRC校验? CRC即循环冗余校验码:是数据通信领域中最常用的一种查错校验码,其特征是信息字段和校验字段的长度可以任意选定.循环冗余检查(CRC)是一种数据传输检错功能,对数据进行多项式计算,并将得到的结果附在帧的后面,接收设备也执行类似的算法,以保证数据传输的正确性和完整性. LFSR计算CRC,可以用多项式G(x)表示,G(x) = X16+X12+X5+1模型可如下图所示. (2)    校验原理 其根本思想就是先在要发送的帧后面附加一个数(这个就是用来校验的

作者:桂. 时间:2018-05-10  2018-05-10  21:03:44 链接:http://www.cnblogs.com/xingshansi/p/9021919.html 前言 主要记录常用的基本模块. Xilinx 常用模块汇总(verilog)[01] Xilinx 常用模块汇总(verilog)[02] 一.模块汇总 17- 自相关操作xcorr 实现思路主要参考:工程应用中的自相关操作,根据推导可以看出,自相关操作涉及的基本操作有:复数相乘.递归[自回归,IIR等都需要该

https://mp.weixin.qq.com/s/gssjiiPW6zUzKwCFZdNduw   1. 使用Intellij IDEA创建Scala项目   Chisel项目,就是构建Scala项目.Intellij IDEA支持使用Maven等多种方式构建Scala项目:   ​​   ​​   这里选择Maven和IDEA,都可以很方便的构建项目.尤其是使用IDEA构建项目,不需要额外的下载,直接编写Scala代码,即可完成编译运行.   很遗憾的是,Chisel3的库对sbt有依赖(