本文转自:(4条消息) xilinx ddr3 MIG ip核使用详解_admiraion123的博客-CSDN博客 1,DDR3基本内容介绍1.1,DDR3简介DDR3全称double-data-rate 3 synchronous dynamic RAM,即第三代双倍速率同步动态随机存储器.所谓同步,是指DDR3数据的读取写入是按时钟同步的:所谓动态,是指DDR3中的数据掉电无法保存,且需要周期性的刷新,才能保持数据:所谓随机存取,即可以随机操作任一地址的数据:所谓double-data-r

一. 软件平台与硬件平台 软件平台: 1.操作系统:Windows-8.1 2.开发套件:无 3.仿真工具:无 硬件平台: 1. FPGA型号:无 2. DDR3型号:无 二. 存储器的分类 存储器一般来说可以分为内部存储器(内存),外部存储器(外存),缓冲存储器(缓存)以及闪存这几个大类.内存也称为主存储器,位于系统主机板上,可以同CPU直接进行信息交换.其主要特点是:运行速度快,容量小.外存也称为辅助存储器,不能与CPU之间直接进行信息交换.其主要特点是:存取速度相对内存要慢得多,存储容量大

 CL (CAS latency) CL是从读命令发出到有效数据到DDR端口的延时,以时钟为单位.下图分别表示CL = 3和CL = 4的两种情况, 如果读命令在第n个时钟周期发出,CL = m,则读取的数据在第n+m个时钟时有效. 我们以MICRON 1Gb DDR2 SDRAM 为例, CL一般为3,4,5,6或者7个时钟,不同速度等级的DDR2支持的CL是不同的,如下图,速度等级为-187E的CL支持从3到7,而 速度等级为-25E的DDR2则只支持CL从3到6,速率等级为-3的DDR2支

图中虚线是自动跳转,实线是通过发送命令才能跳转的. 下面是框中对应的命令. ACT = ACTIVATE MPR = Multipurpose register MRS = Mode register set PDE = Power-down entry PDX = Power-down exit PREA = PRECHARGE ALL PRE = PRECHARGE READ = RD, RDS4, RDS8 ZQCL = ZQ LONG CALIBRATION REF = REFRESH

节选内容转载自https://www.design-reuse.com/articles/13805/the-love-hate-relationship-with-ddr-sdram-controllers.html Keep the DRAMs Simple, Put Complexity in the Controller There are three critical decisions that forever complicated the DDR SDRAM memory con

深入分析:我们为何需要DDR2内存技术 http://www.cnblogs.com/thx-bj/archive/2008/04/02/1134040.html 文/IT168评测室特约 Myddn [IT168评测室]最近,假如你仔细的观察PC领域发生的变化,你就会注意的一个新鲜的术语“DDR2”频频出现.顾名思义,DDR2就是第二代双倍速率同步动态随机存储器,这个名字听上去很拗口,实际上我们只要知道它的缩写是DDR SDRAM就行了.就目前的发展看来,DDR2绝对不是纸上谈兵,它的平台已经

1.DDR介绍 DDR,是SDRAM的改进,是双通道的SDRAM, SDRAM是同步动态随机访问存储器. SDRAM与SRAM相对于,二者的特点是: SDRAM 需要初始化,使用时许访问,价格便宜. SRAM   不需要初始化,价格贵. 与之相似的还有 Norflash 和 Nandflash RAM之所掉电丢失数据,是因为RAM使用电容实现0,1二进制表示. 最后,还需要了解,地球上制造RAM的公司多,但是一线大厂只有几家,一线大厂的RAM各有不同,但是二线厂商的RAM都向一线厂商靠,所以二线

首先,我们先了解一下内存的大体结构工作流程,这样会比较容量理解这些参数在其中所起到的作用.这部分的讲述运用DDR3的简化时序图. DDR3的内部是一个存储阵列,将数据“填”进去,你可以它想象成一张表格.和表格的检索原理一样,先指定一个行(Row),再指定一个列(Column),我们就可以准确地找到所需要的单元格,这就是内存芯片寻址的基本原理.对于内存,这个单元格可称为存储单元,那么这个表格(存储阵列)就是逻辑 Bank(Logical Bank,下面简称Bank). DDR3内部Bank示意图,

以下是EDD5116AFTA数据手册的摘录.不过看过了还是不太明白二者的区别. self-refresh:Self-refresh entry [SELF]This command starts self-refresh. The self-refresh operation continues as long as CKE is held low. 只要CKE为低就开始自刷新/During the selfrefresh operation, all ROW addresses are rep

1.前言 DDR的全称为Double Data Rate SDRAM,也就是双倍速率的SDRAM,SDRAM在一个CLK周期传输一次数据,而DDR在一个CLK周期传输两次数据,分别在上升沿和下降沿各传输一次数据,该概念称为预取,在描述DDR速度的时候一般使用MT/S单位,也就是每秒多少兆次数据传输. 2.DDR结构框图 接下来将以Micro的DDR3L芯片MT41K256M16进行结构框图的介绍,该芯片是一款512MB的DDR3L内存芯片,框图如下所示: 接下来对上面给出的框架图各个标号进行简单

RAM的原理简单学习 DDR是RAM的一种,RAM常见的类型有SRAM,SDRAM,DDR他们的共同特点是,随机存储意味着读写速度快,掉电后数据丢失,所以常用来存储程序中的变量. SRAM 静态随机存储器英文是static random-access memory 就是保持上电就可以保存数据而不需要刷新.数据线和地址线分离以IS62WV51216这个芯片为例,他数据位宽为16,大小为1MB,地址线宽是19.所以可以访问的空间大小就是2的19次方即524288=512KB,然后数据线是16位了,所

作者:一博科技 DDR SDRAM全称为Double Data Rate SDRAM,中文名为"双倍数据率SDRAM".DDR是在原有的SDRAM的基础上改进而来,严格的说DDR应该叫DDR SDRAM,人们习惯称为DDR.说到这里,很多人可能会问SDRAM.DRAM.SRAM或者RAM.ROM到底是什么鬼,怎么区别的?小编还是来简单普及下关于存储的基础知识吧.ROM和RAM指的都是半导体存储器,ROM是只读存储器(Read-Only Memory)的简称,是一种只能读出事先所存数据的

随着智能机的发展,DDR内存容量越来越大,bank数量越来越多,功耗也越来越大.在不需要的时候关闭部分bank,或者降低自刷新频率,或者进入深度低功耗模式.有三种DDR技术用来降低功耗: PASR(Partial Array Self-Refresh),根据内存使用情况,调整内存位置,尽量空闲更多bank,选择关闭,以达到节省功耗的目的. TCSR(Temperature Compensated Self-Refresh),在不同的温度下,DDR需要不同的刷新率.根据温度调整自刷新频率以达到节省

先看下micron公司对DDR3命名的规则: 在设置xilinx ISE中的DDR时 在选择芯片时,不清楚该怎么选择. 请教汤工,给出的答案是Speed等级高的可以兼容等级低的芯片,个在实验之中用的是-125的速度等级,所以在 -125.-15E和-187E都可以选择. 图3 同样从Datasheet上也得到了这样的结论,注意Notes的说明,但是我还有点不明白的是,他们在延时上有什么关系. MRS (mode register set) 模式寄存器共有4个,分别为Mode Register 0

一:SDRAM SDRAM(Synchronous Dynamic Random Access Memory),同步动态随机存储器,同步是指 Memory工作需要同步时钟,内部的命令的发送与数据的传输都以它为基准:动态是指需要不断的刷新来保证数据不丢失:随机是指数据不是线性依次存储,而是自由指定地址进行数据读写. SDRAM的一些参数: (1)容量.SDRAM的容量经常用XX存储单元×X体×每个存储单元的位数来表示.例如某SDRAM芯片的容量为4M×4×8bit,表明该存储器芯片的容量为16 M

RAM:由字面意思就可以理解,SDRAM SRAM DRAM(下面蓝色字体的这几种)都可以统称RAM,random access memory(随机存取存储器)的缩写,下面是51hei.com为大家整理的目前所有的存储器的区别.SRAM:静态随机存储器,就是它不需要刷新电路,不像动态随机存储器那样,每隔一段时间就要刷新一次数据.但是他集成度比较低,不适合做容量大的内存,一般是用在处理器的缓存里面.像S3C2440的ARM9处理器里面就有4K的SRAM用来做CPU启动时用的.DRAM,动态随机存取

—— 远航路上ing 整理于 博客园.转载请标明出处. 在上节建立完工程之后,要想明确DDR IP的使用细节,最好是做仿真.然后参考仿真来控制IP 核. 仿真的建立: 1.在IP核内的以下路径找到以下三个文件加入并设置为仅仅仿真.这三个文件的作用是作为外部监视和仿真头文件(test_mem_ctrl). 2.在IP核内部的以下路径内将以下两个文件加入到工程里,设置为仅仅仿真.这两个文件的作用是模拟外部DDR器件,并存储数据. . 3.加入之后,基本就是下图这样的了. 4.然后建立仿真工程.并调用

DDR3的IP核的使用相当重要,尤其是对视频处理方面. 下面接收DDR3 的IP 核的生成步骤. 1. 选择DDR IP核的生成路径.名字以及哪种语言之后就可以设置DDR IP 的参数了. 2.选择存储大小,可以选择1G.2G.4G或custom. 操作时钟选择(如果速度等级为8,则就没得选择只有跑到300M). Memory Type 选择on_board_memory,就是焊接在板子上的DDR 芯片.memory data bus size 定义了数据总线的宽度. configuration

前面已经详细介绍了从PL端如何用AXI总线去控制DDR的读写,并且从AXI_BRESP的返回值来看,我们也是成功写入了的.但是没有通过别的方式来验证写入的数据的话,总是感觉差了点什么. 今天试了一把从PS端直接读取DDR里面的数据,刚好跟PL端写入的一样,这下可以放心的认为我们写入成功了. 还是跟前面说的一样,在SDK里面使用hello world的模版就可以了. 准备工作:(这部分参考了[ZYNQ-7000开发之六]使用PS控制DDR3的读写) 1.DDR3的地址 在mem_demo_bsp-

上一节说到了DDR寻址的问题,如下图: 从官方文档上我们看到了DDR的地址是从0008_0000开始的,那么我们开始修改Xilinx给我们提供的IP核代码.其实很简单,上一节已经分析了地址停留在0000_1000的原因,现在我们只需要把write_burst_counter的位宽变大就可以了. 从上表看到地址范围由全0到全1,计算一下就知道需要的宽度为27,即 C_NO_BURSTS_REQ = 26; 重新打包IP核,生成比特流.开始调试 由于从0003_0000开始的地址是保留位,理论上来说

有了前面的一堆铺垫.现在终于开始正式准备读写DDR了,开发环境:VIVADO2014.2 + SDK. 一.首先要想在PL端通过AXI去控制DDR,我们必须要有一个AXI master,由于是测试,就不自己写了,直接用package IP生成,方法如下: 1.选择package IP工具 2.创建新的AXI外设 3.接口类型选择Full,模式选择master,如果你不关心里面的详细实现过程,那么直接finish就好了.(后面我们会继续分析里面的过程) 二.创建好了IP,自然要加入到IP库里,如图