SDRAM驱动需要两个时钟,一个是控制时钟,一个是驱动时钟,这两个时钟有一个相位差,如何产生高精度的时钟是SDRAM能够正常工作的关键,采用FPGA内部动态可重置PLL生成SDRAM所需要的时钟频率.   1.PLL   上图是PLL的 官方文档中的内容.PLL主要由前N分频计数器(pre-divider counter),相位频率检测(PFD) ,电荷泵和环路滤波器,VCO(压控振荡器),反馈乘法器计数器(M计数器)和一个后分频计数器. PFD检测参考时钟信号(fREF)和补偿时钟信号(fee

今天做了pll重配置的实验,输入时钟50m初始配置输出75m经重配置后输出100m,带宽为low,使用的ip:rom,altpll_reconfig ,altpll,将altpll配置为可重配置模式,altpll_reconfig配置为从rom读取,rom配置为1位宽,深度256,千万要注意,用rom的话一定要对q输出锁存,原因如下: 因为rom_data_in要求的是在write_rom_ena信号有效后的两个时钟周期后有效,那就是说中间需要两个周期才会有数据输出,如果把q输出锁存去掉的话那么

今天看了篇博客, 是拿altera的芯片和软件作例子的,讲同步异步复位的: http://blog.sina.com.cn/s/blog_bff0927b0101aaii.html 还有一个博客, http://bbs.ednchina.com/BLOG_ARTICLE_201656_2.HTM 想起<设计与验证>这本书也讲过, 顺便说一下,这是一本非常好的书! 拿 ISE实验了一下,器件选了ZC702,发现看到的RTL级电路,都不一样, 个人觉得现在的FPGA与综合工具都很智能了, 很多小问

http://www.dzsc.com/data/2014-11-27/107442.html 随着更多的模数转换器(ADC)和数模转换器(DAC)支持最新的JESD204B串行接口标准,出现了FPGA与这些模拟产品的最佳接口方式问题.FPGA供应商多年来一直支持千兆串行/解串(SERDES)收发器.然而在过去,大多数ADC和DAC不能通过这些高速串行接口进行配置,就是说FPGA与转换器无法与任何常用标准接口,利用高串行-解串(SERDES)带宽. JESD204B接口针对支持更高速转换器不断增

很多FPGA工程师都会遇到timing的问题,如何让FPGA跑到更快的处理频率是永久话题.决定FPGA的timing关键是什么?如何才能跑到更快的频率呢? A. 第一步需要了解FPGA的timing路径: 图1.时序模型 在任何设计中最普通的时序路径有以下4种: 1 输入端口到内部时序单元路径: 2 从时序单元到时序单元之间的内部路径: 3 从内部时序单元到输出端口之间的路径: 4 输入端口到输出端口之间的路径: B.第二步需要能够读懂FPGA的timing报告,从而找到影响timing的问题:

1. set_input_delay和set_output_delay的选项-max和-min的理解 首先 input/output其实是模拟数据在端口外的延时,是一个外部约束条件,目的是为了约束FPGA输入端口到内部寄存器数据输入端或者内部寄存器输出端到FPGA输出端口之间允许的延时.计算max时考虑的是建立时间的情况,计算min时考虑的是保持时间的情况. 2. 对于FPGA时钟同步设计,FPGA仿真最多到综合网表,更下层的仿真是徒劳,不仅耗费时间,同时FPGA存在库参数或布线时延反馈不准确的

本文原始位置:FPGANotes Blog http://wiki.fpganotes.com/doku.php/ise:timing:my_summary Intro 问:一个FPGA设计项目需要用哪些评判标准来检验? 功能正确: 时序收敛: 资源消耗少. 时序收敛,即Timing Closure,意思是使设计的各项时序指标能满足设计前所制定要求.因此,整个过程分为两部分: 制定时序要求 满足时序要求 Timing Constraints Classes 制定时序要求通常是由整个系统电路的外部

对于全局时钟的管理,涉及到关于亚稳态的知识,大家可以上网搜索相关资料,这里不再赘述.亚稳态最简单的理解形式是无法判断是处于高电平状态还是处于低电平状态,这样会导致整个系统不稳定,会出现逻辑上的错误. 任何对时钟的管理形式,都是最大限度避免亚稳态情况的出现,从而提高MTBF(平均无故障时间). 对于常用的异步复位形式(之前博客有提及到),如下: always @(posedge clk or negedge rst_n) if(!rst_n) begin ...... ...... end els

1.异步复位 always @ ( posedge sclk or negedge s_rst_n ) if ( !s_rst_n ) d_out <= 1'b0; else d_out <= a; 综合出来的RTL视图如下所示: 从图中可以看到寄存器d_out有一个低电平有效的复位信号s_rst_n端口,即使设计是高电平复位,实际综合后也会把异步复位信号反向后接到这个CLRN端: 2.同步复位 always @ ( posedge sclk ) if ( !s_rst_n ) d_out &

1 引言    基于FPGA的数字系统设计中大都推荐采用同步时序的设计,也就是单时钟系统.但是实际的工程中,纯粹单时钟系统设计的情况很少,特别是设计模块与外围芯片的通信中,跨时钟域的情况经常不可避免.如果对跨时钟域带来的亚稳态.采样丢失.潜在逻辑错误等等一系列问题处理不当,将导致系统无法运行.本文总结出了几种同步策略来解决跨时钟域问题. 2 异步设计中的亚稳态    触发器是FPGA设计中最常用的基本器件.触发器工作过程中存在数据的建立(setup)和保持(hold)时间.对于使用上升沿触发的触

本帖转自于 :http://www.cnblogs.com/jamesnt/p/3535073.html 在xilinx ZC7020的片子上做的实验; [结论] 普通IO不能直接作PLL的时钟输入,专用时钟管脚可以; 普通IO可以通过BUFG再连到PLL的时钟输入上,但要修改PLL的设置 input clk的选项中要选择"No Buffer"; 具体内部布局分配可以通过 Xilinx的FPGA Editor来查看, ZYNQ的时钟管理也和之前的片子略有不同,之后在另一篇介绍,相关文档

1.一个简单的异步复位例子: module test( input clk, input rst_n, input data_in, output reg out ); always@(posedge clk or negedge rst_n) if(!rst_n) out <= ; else out <= data_in; endmodule 综合结果如下: 我们可以看到,FPGA的寄存器都有一个异步清零端(CLR),在异步复位设计中,低电平有效的rst_n复位信号就可以直接连在这个端口上.

原创 by DeeZeng FPGA的时钟需要从专用的时钟管脚输入,那CLKn 作为Single-End时钟pin时是否能直接进 PLL呢? 通过查看对应FPGA型号的手册,得出以下结论 1. Cyclone V, Stratix V 的 CLKn 不能直接进PLL,需要走GCLK,RCLK之后才行 2. MAX10 ,Arria 10 的 PLL ,CLKn 可以直接进PLL. (Arria10 的 fPLL  CLKn不能直接走,但 XCVR bank 的一般是 差分时钟输入) 如下以部分F

此时计算最大/最小输入延时时,是不应该考虑FPGA本身的tSU/tH的,因为数据进来之后不一定马上送到DFF. 例如: 此时约束如下:

实验十五:FIFO储存模块(同步) 笔者虽然在实验十四曾解释储存模块,而且也演示奇怪的家伙,但是实验十四只是一场游戏而已.至于实验十五,笔者会稍微严肃一点,手动建立有规格的储存模块,即同步FIFO.那些看过<时序篇>的同学一定对同步FIFO不会觉得陌生吧?因为笔者曾在<时序篇>建立基于移位寄存器的同步FIFO.不过那种同步FIFO只是用来学习的玩具而已.因此,这回笔者可要认真了! 事实告诉笔者,同步FIFO的利用率远胜其它储存模块,几乎所有接口模块都会出现它的身影.早期的时候,笔者

锁相环(PLL)主要用于频率综合,使用一个 PLL 可以从一个输入时钟信号生成多个时钟信号. PLL 内部的功能框图如下图所示: 在ISE中新建一个PLL的IP核,设置四个输出时钟,分别为25MHz.50MHz.75MHz和100MHz,配置如图所示: 之后,再在程序中例化IP核,程序设计如下: `timescale 1ns / 1ps ////////////////////////////////////////////////////////////////////////////////

1.实现了预定功能!整个工程,没有使用例程的25MHZ,全部统一使用50MHZ.2.分辨率使用了800*600@72HZ.3.实现了只显示白色部分,黑色部分RGB == 0,要显示背景色.VGA图形基础知识,关键参数: 建立工程步骤ISE打开建立PLL IP核.tool---->core Generator---->左下角输入 clock---->菜单栏新建工程---->clock wizard---->输入50MHZ,输出25MZH---->返回工程 add sour

ALTPLL中的areset,locked的使用 转自:http://www.360doc.com/content/13/0509/20/9072830_284220258.shtml 今天对PLL中areset和locked详细查了下资料,发现网上这方面的资料很少,所以自己认真读了下Documentation---ug_altpll.pdf,现在我将我学到的内容总结如下: areset简而言之就是高电平有效,对pll进行复位. 下面我们主要来认识一下locked信号: Locked这个输出到底

这里记录一个实际的需要使用乒乓操作的例子:读sd卡数据的时,在spi的模式下.发送单数据块的读取命令,在回应之后会有 512字节的数据.使用乒乓操作,可以用两个八位的寄存器,就可以完成连续的512字节读入fifo.但是如果操作不好的话就会出现位置不对的情况. 上图是读入fifo的数据. 上图是实际的数据.(起始地址为1000h)00h 01h,就是位置不对的地方. 上述结果的代码: assign fifo_data_in = (i == 10'd7) ? data_read_1 : data_r

FPGA芯片内部硬件介绍 FPGA(Filed programmable gate device):现场可编程逻辑器件 FPGA基于查找表加触发器的结构,采用SRAM工艺,也有采用flash或者反熔丝工艺:主要应用高速.高密度大的数字电路设计. FPGA由可编程输入/输出单元.基本可编程逻辑单元.嵌入式块RAM.丰富的布线资源(时钟/长线/短线).底层嵌入功能单元.内嵌专用的硬核等组成: 目前市场上应用比较广泛的FPGA芯片主要来自Altera与Xilinx.另外还有其它厂家的一些低端芯片(Ac