报错如下 [Drc 23-20] Rule violation (NSTD-1) Unspecified I/O Standard - 4 out of 142 logical ports use I/O standard (IOSTANDARD) value 'DEFAULT', instead of a user assigned specific value. This may cause I/O contention or incompatibility with the board p

本文转自 恋上姐的博客 http://blog.sina.com.cn/u/1750715103 用“取缔”一词,是源自<嘻哈四重奏>里面卢导的口头禅,哈哈借用一下!大多数DRC warning甚至某些error可以忽略不计,不影响生成网表,但是要想成为一名成熟的电子工程师,你可以忽略某些错误,但是必须懂得为什么会产生这些错误,如何取缔掉这些错误,这样才能控制这些错误的作用范围,不致影响系统整体的设计. 1.养成好习惯,先做Annotate,后做 ERC 检查,避免元器件重名: 2.切记不要随

一下就是网上整理的: https://blog.csdn.net/weixin_39671078/article/details/85344762 https://wenku.baidu.com/view/dc1a56d876a20029bd642da0.html https://blog.csdn.net/tgwfcc/article/details/54973871 https://blog.csdn.net/tgwfcc/article/details/79362728 https://b

一.WARNING(ORCAP-1589): Net has two or more aliases - possible short? 错误原因:一个网络有两个网络标号,可能造成短路! 问题本质:原理图管脚型号的设定问题.POWER的管脚名称同时为NET名称 器件的电源引脚标号和电路中电源的网络标号不一样, 存在两个名称. 解决办法: (1)只要将名称改为一致就可以了. (2)把POWER属性改为passive. (3)去掉Physical Rules检查..

以直径2.5mm的螺丝孔为例: 添加过孔,通常过孔的尺寸稍大于实际的螺丝直径,这里设置为2.8mm的直径. 添加过孔焊盘的其他属性. 制作边上的小焊盘. 新建Package Symbol然后点击Layout→Pin,先将把大孔放置到原点: 点击Layout→Pin,准备把小孔放进来,首先编辑option选项,Copies是小孔的数量,下面是角度,360°除以孔数就好啦. 在大孔上面右键,选择snap→pin,拖动鼠标,可以看到有条飞线,这时输入半径,使用命令ix XX,XX为半径. 焊盘放好后,

Ti 家有一种片子,型号为CSD19534Q5A.此芯片的外观样式如图: 可以看到,这个片子共有8个引脚,其中5.6.7和8这四个引脚的内部是连接在一起的. Ti 在数据手册中也介绍了封装的样式: 下面,就来看看如何制作此芯片的封装. 这里偷懒,先使用OrCAD Library Builder生成一个大体的封装样式,然后再手动修改. 首先打开OrCAD Library Builder,选择"Footprint Builder",然后选择SOTFL封装类型. 输入如下的参数后点击Gene

原文地址:http://blog.chinaunix.net/uid-21198646-id-3212383.html 差分对的约束设置 第一步,差分对的设置 差分对的设置有很多方法,下面介绍两种最常用的方法. 1． 点击菜单Logic→Assign Differential Pair... 弹出以下对话框. 点击你想要创建差分对的Net1和Net2,填入差分的名字,点击Add后就成功创建了差分对. 点击Auto Generate按钮后,弹出以下对话框: 在第一个输入框填入Net的主要名字后,在

一.资源 1.网站推荐www.eda365.com,里面有很多有用的东西:当然还有官方代理商的网站http://www.pspice.com.cn/: 2.视频教程:有库源电气的视频教程,还有在www.eda-china.com(有个叫詹书庭的)中的视频教程,这两个视频都是讲的16.5版本的,当然还有于博士的讲的16.2版本的: 3.PCB的步骤和AD还有PADs都一样的,原理图→封装→布局→规则约束→布线→覆铜→生成Gerber: 4.Allegro资源汇总贴:http://www.eda36

概要:本章旨在说明如何生成电路原理图.把设计信息更新到PCB文件中以及在PCB中布线和生成器件输出文件.并且介绍了工程和集成库的概念以及提供了3D PCB开发环境的简要说明.欢迎使用Altium Designer,这是一个完善的适应电子产品发展的开发软件.本章将以"非稳态多谐振荡器"为例,介绍如何创建一个PCB工程. Contents 创建一个新的PCB工程创建一个新的电气原理图 设置原理图选项 画电路原理图 加载元件和库 在电路原理图中放置元件 电路连线 设置工程选项检查原理图的电气

整理一下在电研院学的si (虽然彩超的si在频率15Mhz以上后,si是失真的.昨晚遇到孔大哥也是这样说的,板级仿真,要layout过硬,然后找到合适的top test point) Allegro PCB SI设计流程包括6个步骤: 1.预布局. 该部分的内容主要是使用Allegro PCB SI中的数据库设置向导完成电路板数据库的正确设置,以确保顺利完成下一步的解空间分析. 2.解空间分析 解空间分析是cadence SI仿真中内容最多的部分,也是最关键的部分.该部分在SigXplorer仿

差分对的约束设置 第一步,差分对的设置 差分对的设置有很多方法,下面介绍两种最常用的方法. 1． 点击菜单Logic→Assign Differential Pair... 弹出以下对话框. 点击你想要创建差分对的Net1和Net2,填入差分的名字,点击Add后就成功创建了差分对. 点击Auto Generate按钮后,弹出以下对话框: 在第一个输入框填入Net的主要名字后,在下面的框中填入差分线的标志如N,P.点击Generate即可自动产生差分对. 2.在约束管理器中设置差分对. 在DSN上

1.如何在allegro中取消花焊盘(十字焊盘) set up->design parameter ->shape->edit global dynamic shape parameters->Thermal relief connects ->Thru pins ,Smd pins -> full contact 2.allegro 中如何设置等长 setup -> constraints->electrical->net->routing-&

一.自定义图形焊盘 1.设置环境(面板大小,格点) --- ------ 圆形 Shape > Circular ---- 两个DRC错误,证明图形重合了, 将图形复合一下: --- 椭圆类焊盘 创建数据文件: ------- 打开  Pad Designer --- ------ ----------------------- 左边四个,右边四天 -- 添加空心圆 -- 高度 ---- --------------------

光绘 一,基本设置 或者: ------------------------------------- ------- ------- 二,需要设置内容: 1)顶层和底层: 2)内部布线层: 3)OUTLINE: 4)丝印信息: 5)阻焊层 6)助焊层 7)钻孔 三,设置方法: ①顶层和底层: 在颜色设置里面: 1全取消 2 3 4 匹配当前显示: 这样就将外面显示的信息转移过来了:^_^ 底层: 只需要将顶层换成底层就可以了: --- ②内电层: 1GND 2VCC 3信号层 . . . ③o

1.元器件标号自动产生或已有的元器件标号取消重来Tools 工具|Annotate…注释All Part:为所有元器件产生标号Reset Designators:撤除所有元器件标号2.单面板设置:Design 设计|Rules…规则|Routing layersToplayer 设为NotUsedBottomlayer 设为Any3.自动布线前设定好电源线加粗Design 设计|Rules…规则|Width Constraint增加:NET,选择网络名VCC GND,线宽设粗4.PCB 封装更新

通孔焊盘制作,比如插针封装 数值确定: mil单位                                                                                         毫米单位 Drill diameter: 实物尺寸+8-12mil                                              Drill diameter:  实物尺寸 + 0.2~0.3mm Regular Pad: Drill diam

1.如何创建自定义焊盘,比如这种形状的焊盘. (1).打开PCB Editor –>Allegro PCB Design ->New,在类型中选择Shape symbol,并输入名字,比如test,点击OK. (2).点击Setup -> Parameter Editor,进行页面尺寸及栅格点设置. (3).点击Shape ->Rectangular,注意Options设置,是Etch有电气特性的,也就一个选择,并选择Top. (4).在Command中输入起始点,比如x -0.6

PS:字丑,禁止转载!!! 首先先写出大概的流程,然后是一些教材的理论知识总结,最后是进行lab2的一些流程概述. 教材的理论知识总结主要是:数字集成电路物理设计学习总结--布图规划和布局 -->数据准备(设置).加载设计并切换到floorplan模式 --> 创建拐角(Corner)和电源地(P/G)单元并定义他们pad的位置 -->创建floorplan -->在电源/接地信号和I / O焊盘,宏和标准单元的所有电源/接地引脚之间建立"逻辑"连接 -->

本文如果有错,欢迎留言更正:此外,转载请标明出处 http://www.cnblogs.com/IClearner/  ,作者:IC_learner 前面一直说到综合库/工艺库这些东西,现在就来讲讲讲综合库里面有什么东西,同时也讲讲synopsys的Design Ware库.主要内容分为三个部分:标准单元库.DC的设计对象.Design Ware库. (1)标准单元库 绝大多数的数字设计流程都是基于标准单元的半定制设计流程.标准单元库包含了反相器.缓冲.与非.或非.与或非.锁存器.触发器等等逻辑

字丑,禁止转载! 这里将理论总结和实践放在一起了. 布线的理论总结如下所示: 下面是使用ICC进行实践的流程: 本次的布线实验主要达成的目标是: ·对具有时钟树布局后的设计进行可布线性检查 ·完成布线 ·完成初始布线和初始布线后的优化 ·分析设计的 时序.逻辑和物理的DRC.LVS违规 ·修复LVS错误 ·使用颜色突出来分析设计的各个方面 具体流程为: 首先准备下面的文件: ·加载设计的设置和公共的设置 --->打开库和相应的设计,启动GUI --->检查max库是否和min库对应:list_

Vivado综合错误: [Synth 8-2543] port connections cannot be mixed ordered and named ["*_Top.v":1151] 出现问题: .s_data (s_data ), ); 解决: .s_data (s_data ) );