当一个模块引用另外一个模块时,高层模块可以改变低层模块用parameter定义的参数值,改变低层模块的参数值可采用以下两种方式: 1)defparam 重定义参数 语法:defparam path_name = value ; 低层模块的参数可以通过层次路径名重新定义,如下例: module top ( .....)input....;output....;defparam U1 . Para1 = 10 ;M1 U1 (..........);endmodulemodule M1(....);

1.使用FPGA做为外部控制器的总线译码时,将总线时钟接在全局时钟脚上(MRCC),就算接在了局部时钟(SRCC)上,也要通过BUFG转为全局时钟走线,否则会因为local clk到各部分的时延较大引起各种问题(时序不稳.观测信号无法正常加载等,血泪教训!) 2.VIO使用时要注意IO及信号走向要在同一时钟域,一个VIO的信号跨时钟域会带来不可预知的问题(时序.时序!!!) 3.使用XDC文件可以改变FPGA启动时的时钟频率和压缩生成的bit文件大小,可大幅加快逻辑加载 4.每个always语句

在Vivado下在线调试是利用ILA进行的,Xilinx官方给出了一个视频,演示了如何使用Vivado的debug cores,下面我根据这个官方视频的截图的来演示一下: 官方的视频使用的软件版本为2012.2,不过在2015.3下也是差不多的. 第一步:标记需要debug的信号 例如: VHDL:attribute mark_debug of sineSel  :  signal is "true"; attribute mark_debug of sine       :   si

多路分频器设计 在第七节的学习中,笔者带大家通过一个入门必学的流水灯实验实现,快速掌握了VIVADO基于FPGA开发板的基本流程.考虑到很多初学者并没有掌握好Vivado 下FPGA的开发流程,本章开始笔者讲更加详细地介绍基于VIVADO FPGA开发的流程规范,让读者掌全面掌握FPGA开发流程包括了如何仿真.综合.执行.下载到开发板测试. 9.1 硬件图片 本章使用到的硬件和前一章一样:LED部分及按钮部分 9.2 硬件原理图 PIN脚定义: GCLK:Y9(PL输入时钟) LD0:T22 B

[第一季]CH09_FPGA多路分频器设计 在第七节的学习中,笔者带大家通过一个入门必学的流水灯实验实现,快速掌握了VIVADO基于FPGA开发板的基本流程.考虑到很多初学者并没有掌握好Vivado 下FPGA的开发流程,本章开始笔者讲更加详细地介绍基于VIVADO FPGA开发的流程规范,让读者掌全面掌握FPGA开发流程包括了如何仿真.综合.执行.下载到开发板测试. 9.1 硬件图片 本章使用到的硬件和前一章一样:LED部分及按钮部分 9.2 硬件原理图 PIN脚定义: GCLK:Y9(PL输

Xilinx FPGA开发环境vivado使用流程 1.启动vivado 2016.1 2.选择Create New Project 3.指定工程名字和工程存放目录 4.选择RTL Project 5.选择FPGA设备 6.工程创建完成后 7.开始编写verilog代码 第一步:点击Add Sources按钮 第二步:选择add or create design sources按钮,即添加设计文件 第三步:选择create file 文件新建完成后: 此时可以定义I/O端口,我们选择自己在程序中

显示所用的LUT as Memory结果不一致可能是什么原因导致的?

https://wenku.baidu.com/view/0294cbb3bb4cf7ec4bfed01a.html

很多FPGA工程师都会遇到timing的问题,如何让FPGA跑到更快的处理频率是永久话题.决定FPGA的timing关键是什么?如何才能跑到更快的频率呢? A. 第一步需要了解FPGA的timing路径: 图1.时序模型 在任何设计中最普通的时序路径有以下4种: 1 输入端口到内部时序单元路径: 2 从时序单元到时序单元之间的内部路径: 3 从内部时序单元到输出端口之间的路径: 4 输入端口到输出端口之间的路径: B.第二步需要能够读懂FPGA的timing报告,从而找到影响timing的问题:

Vivado轻松实现IP封装 1.新建一个测试工程 工程化的设计方法是离不开工程的,第一步往往都是新建工程,后面我会学习去工程化的开发方法,可能会更加高效. 2.利用向导完成IP封装 2.1.启动IP向导 方法为:ToolsàCreate and Package IP…,如图1所示. 图1 创建或者打包IP 点击Create and Package IP…命令,弹出向导,如图2所示. 图2 创建和封装IP向导 直接NEXT,进入下一界面,如图3所示.选择操作类型,我们这里不是新建IP,也不是要打

时间:2016.10.27 ------------------ 前言:我们知道vivado软件是用于xilinx的7系列及以上器件的FPGA开发工具. 随着版本的不断更新,也变得越来越庞大.臃肿! 正经的下载出处当然是xilinx官网. 可是,普通网页下载外国网站资源的速度实在不堪入目. 目前,典型的方法是寻找网盘链接. 不过现阶段国内各大网盘被各种清洗,仅剩百度云盘苟延残喘. 为了免遭和谐,群众多数加密资源. 此外这厮为谋会费,无耻限速. 其实,完全可以使用迅雷来快速下载. --------

时间:2016.06.13 目的:阶段性总结学习的策略 -------------------------------------------------------------------------- 经过一段时间的接触,开始对Zynq开发有了一定的了解与认识.下面是总结常用的 文档,并配上适量的说明,权当备忘! --------- 这些仅是自己目前觉得比较重要的. --------------- Vivado工具系列 --------------- 1.首当其冲,必须是 UG949:Ult

FPGA验证在SOC设计非常重要,一般而言,做一些RAM和FIFO的替换以及相应代码转换.具体分下面几步: 1 替换RAM,FIFO和时钟 RAM和FIFO控制器需要RAM的接口都放在了设计顶层,方便RAM做BIST.采用generate 做RAM的例化,提供代码的可读性. 2适当做一些外围接口 3 用synplify综合 对于RAM 采用stub综合,编写相应的综合约束. 4 用vivado布局布线 编写布局布线的约束文件,比如全局时钟,引脚分配等.用采用增量编译和多核编译提供开发效率.在采用

在项目设计初期,基于硬件电源模块的设计考虑,对FPGA设计中的功耗估计是必不可少的. 笔者经历过一个项目,整个系统的功耗达到了100w,而单片FPGA的功耗估计得到为20w左右, 有点过高了,功耗过高则会造成发热量增大,温度高最常见的问题就是系统重启,另外对FPGA内部的时序也不利, 导致可靠性下降.其它硬件电路的功耗是固定的,只有FPGA的功耗有优化的余地, 因此硬件团队则极力要求笔者所在的FPGA团队尽量多做些低功耗设计.笔者项目经历尚浅, 还是第一次正视功耗这码事儿,由于项目时间比较紧,而

 基于Vivado HLS在zedboard中的Sobel滤波算法实现 平台:zedboard  + Webcam 工具:g++4.6  + VIVADO HLS  + XILINX EDK + XILINX SDK 系统:ubuntu12.04 总体设计思路 sobel 算法理论基础       索贝尔算子(Sobel operator)主要用作边缘检测,在技术上,它是一离散性差分算子,用来运算图像亮度函数的灰度之近似值.在图像的任何一点使用此算子,将会产生对应的灰度矢量或是其法矢量. 该

在很多年以前的ISE套件里面,有个功能强大的AccelDSP,它可以可自动地进行浮点到定点转换,并把算法生成可综合的HDL,还可以创建用于验证的测试平台,但是在4年前左右的时候销声匿迹了,当时的说法是市场策略的问题.几年之后Vivado HLS横空出世,具备了更加强大的分析.综合.验证等功能,使得我们可以快速把现有的C/C++代码在满足HLS设计规范的情况下直接生成可综合的结果.在这前后的时间里面,我们还有一个工具可以直接把现有的算法生成可综合的结果,而不需要或者只需要很少的手工HDL编写,那就

http://blog.chinaaet.com/detail/36014 Vivado是Xilinx最新的FPGA设计工具,支持7系列以后的FPGA及Zynq 7000的开发.与之前的ISE设计套件相比,Vivado可以说是全新设计的.无论从界面.设置.算法,还是从对使用者思路的要求,都是全新的.看了大家很多的博文,基本上都是用GUI创建工程,那我就简单介绍一下Vivado的脚本使用. 在ISE设计套件中,支持多种脚本: 可以用xperl来运行perl脚本,可以用xtclsh来运行Tcl脚本,

经过几天的试用逐渐熟悉了vivado,和ISE相比vivado确实有了很多改良. 发现了以下几个特点:   1.数据格式统一了 在以往的设计中,保存数据的格式非常多.ISE有很多种格式的文件,在translate,map和par过程文件格式多.ncd,.pcf,ngd,ngr等,而有vivado中,每个步骤文件格式都统一成.dcp.在每一个阶段完成后都可以保存一个checkpoint的.dcp文件.   2.contraint文件采用了SDC格式文件 在ISE中约束文件为自定义的UCF格式,和工

如果我们已经书写了一段FSM代码,现在想倒过来把它转换成为状态转移图,方便我们直观地检查我们书写的状态对不对(在写论文什么的画图太麻烦的时候,有个自动生成的是多方便啊!),应该怎么弄呢?通过在Vivado中调用ModelSim,可以直接完成这个操作,下面我们就来看看这个神奇的转换是如何完成的. 首先介绍一下软件环境: ü  操作系统win7 sp1 64位 ü  Vivado2014.1 64位 ü  Modelsim SE-64 10.2c 然后就是打开Vivado,新建一个RTL工程,配置好

今天想开始把这FPGA行业的知识点做一个大整理,从个人感想,到语法,到器件基础,难点攻克,到项目应用.把自己这几年接触到的知识做一个全面的回顾,看看自己这几年走过的路. 人生无常,几年的跌跌撞撞勉强算是在FPGA行业大门前.之前一直都是看别人的感言,逛别人的论坛笔记.或许自己应该有一个突破. 我经常把工程师比喻成农民伯伯,相同之处有两点,第一他们都是沉默寡言 老老实实的辛勤的工作者.第二,技术的世界像耕地一样,你无法投机取巧,也没有捷径,所有的知识点都需要你脚踏实地的去开辟.你多努力一点就回报多

1 决策树 于FPGA推断使用if else报表及case达到. a) if else 是有特权的,类似于优先编码(当两个条件同一时候成立,仅推断条件靠前的成立),所以当有特权条件时应该採用if else结构,对于并行的if条件语句其特权顺序恰好与if else 相反. b) case 语句经常(不总是)用在全部条件互不相容的条件下进行的. 可是默认条件下case依旧是有特权的.编译器会选择附加逻辑产生特权逻辑.假设我们确定条件是相互排斥的,那么我们能够利用编译伪指令'parallel_case