Verilog学习笔记简单功能实现（八）...............异步FIFO

基本原理：

      1.读写指针的工作原理

　　写指针：总是指向下一个将要被写入的单元，复位时，指向第1个单元(编号为0)。

　　读指针：总是指向当前要被读出的数据，复位时，指向第1个单元(编号为0).

     2.FIFO的“空”/“满”检测

　　FIFO设计的关键：产生可靠的FIFO读写指针和生成FIFO“空”/“满”状态标志。

　　当读写指针相等时，表明FIFO为空，这种情况发生在复位操作时，或者当读指针读出FIFO中最后一个字后，追赶上了写指针时，如下图所示：

当读写指针再次相等时，表明FIFO为满，这种情况发生在，当写指针转了一圈，折回来(wrapped around)又追上了读指针，如下图：

为了区分到底是满状态还是空状态，可以采用以下方法：

　　方法1：在指针中添加一个额外的位(extra bit)，当写指针增加并越过最后一个FIFO地址时，就将写指针这个未用的MSB加1，其它位回零。对读指针也进行同样的操作。此时，对于深度为2ⁿ的FIFO，需要的读/写指针位宽为(n+1)位，如对于深度为8的FIFO，需要采用4bit的计数器，0000～1000、1001～1111，MSB作为折回标志位，而低3位作为地址指针。

• 如果两个指针的MSB不同，说明写指针比读指针多折回了一次；如r_addr=0000,而w_addr = 1000,为满。
• 如果两个指针的MSB相同，则说明两个指针折回的次数相等。其余位相等，说明FIFO为空；

      3.  二进制FIFO指针的考虑

　　将一个二进制的计数值从一个时钟域同步到另一个时钟域的时候很容易出现问题，因为采用二进制计数器时所有位都可能同时变化，在同一个时钟沿同步多个信号的变化会产生亚稳态问题。而使用格雷码只有一位变化，因此在两个时钟域间同步多个位不会产生问题。所以需要一个二进制到gray码的转换电路，将地址值转换为相应的gray码，然后将该gray码同步到另一个时钟域进行对比，作为空满状态的检测。

使用gray码解决了一个问题，但同时也带来另一个问题，即在格雷码域如何判断空与满。

　　对于“空”的判断依然依据二者完全相等(包括MSB)；

　　而对于“满”的判断，如下图，由于gray码除了MSB外，具有镜像对称的特点，当读指针指向7，写指针指向8时，除了MSB，其余位皆相同，不能说它为满。因此不能单纯的只检测最高位了，在gray码上判断为满必须同时满足以下3条：

• wptr和同步过来的rptr的MSB不相等，因为wptr必须比rptr多折回一次。
• wptr与rptr的次高位不相等，如上图位置7和位置15，转化为二进制对应的是0111和1111，MSB不同说明多折回一次，111相同代表同一位置。
• 剩下的其余位完全相等。

    5.总体实现

以上内容参考http://www.cnblogs.com/BitArt/archive/2013/04/10/3010073.html，非原创。

源码在原来的基础上进行改编，如下：

 module Asyn_FIFO(data_out, full, empty, data_in, wen, wclk, wrst,ren, rclk, rrst);
 parameter datasize = ;
 parameter addrsize = ;

 input [datasize-:]data_in;
 input wen,ren,wclk,rclk,wrst,rrst;
 output [datasize-:]data_out;
 output empty,full;

 reg empty,full;
 wire [datasize-:]data_out;

 wire [addrsize-:]raddr,waddr;        //
 wire [addrsize:]rbinnext,wbinnext,rptrnext,wptrnext;
 wire empty_val,full_val;
 reg  [addrsize:]rbin,wbin,rptr,wptr,rptr1,rptr2,wptr1,wptr2;
 reg  [addrsize-:]memory[:(addrsize<<)-];

 //双口RAM
 assign data_out=memory[raddr];
 always @(posedge wclk)
 begin if(wen&&!full) memory[waddr]<=data_in;end

 //同步wptr指针
 always @(posedge rclk or negedge rrst)
 begin if(!rrst) {rptr2,rptr1}<=;
       else {rptr2,rptr1}<={rptr1,wptr};
 end 

 //同步rptr指针
 always @(posedge wclk or negedge wrst)
 begin if(!wrst) {wptr2,wptr1}<=;
       else {wptr2,wptr1}<={wptr1,rptr};
 end 

 //产生raddr信号和empty信号
 always @(posedge rclk or negedge rrst)
 begin if(!rrst) {rbin,rptr}<=;
       else {rbin,rptr}<={rbinnext,rptrnext};
 end
 assign raddr=rbin[addrsize-:];
 assign rbinnext=rbin+(ren&&~empty);
 assign rptrnext=(rbinnext>>)^rbinnext;  //生成raddr
 assign empty_val=(rptrnext==rptr2);
 always @(posedge rclk or negedge rrst)
 begin if(!rrst) empty<=;
       else empty<=empty_val;
 end

 //产生waddr信号和full信号
 always @(posedge wclk or negedge wrst)
 begin if(!wrst) {wbin,wptr}<=;
       else {wbin,wptr}<={wbinnext,wptrnext};
 end
 assign waddr=wbin[addrsize-:];
 assign wbinnext=wbin+(wen&&~full);
 assign wptrnext=(wbinnext>>)^wbinnext;  //生成waddr
 assign full_val=(wptrnext=={~wptr2[addrsize:addrsize-],wptr2[addrsize-:]});
 always @(posedge wclk or negedge wrst)
 begin if(!rrst) full<=;
       else full<=full_val;
 end
 endmodule