实验现象:

核心代码:

module single_port_ram(
input CLK_12M,
input WR,
input RD,
input CS0,
inout [:]DB,
input [:]A,
output FPGA_LEDR,
output FPGA_LEDG,
output FPGA_LEDB
);
//----------------------------pll-------------------------------//
/*实例化MY_PLL模块,输出48M时钟*/
my_pll u1(
.inclk0(CLK_12M),
.c0(PLL_48M)
); //---------------------------rst_n----------------------------//
/*复位信号,10个周期后rst_n置1*/
reg [:]cnt_rst='d0;
reg rst_n; always@(posedge CLK_12M)
begin
if(cnt_rst=='d10)
begin
rst_n <= 'd1;
cnt_rst <= 'd10;
end
else cnt_rst <= cnt_rst + 'd1;
end //-------------------------fsmc-----------------------------//
wire rd =(CS0|RD);// 提取读信号
wire wr =(CS0|WR);// 提取写信号
reg wr_clk1,wr_clk2; always@(posedge PLL_48M or negedge rst_n)
begin
if(!rst_n)
begin
wr_clk1 <= 'd1;
wr_clk2 <= 'd1;
end
else {wr_clk2,wr_clk1} <= {wr_clk1,wr};
end wire clk = (!wr_clk2|!rd); //将读写信号转化为时钟信号
assign DB = !rd?DB_OUT :'hzzzz; //---------------------------ram-------------------------------//
/*实例化ram块*/
wire [:]DB_OUT; my_ram u2(
.address(A),
.clock(clk),
.data(DB),
.wren(!wr),
.rden(!rd),
.q(DB_OUT)
); //--------------------------led----------------------------// assign FPGA_LEDR = 'd1;
assign FPGA_LEDG = 'd0;
assign FPGA_LEDB = 'd1; //-----------------------endmodule-------------------------//
endmodule

实验方法及指导书:

链接:http://pan.baidu.com/s/1jIBXsSu 密码:38q7

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