serdes集成流程前端

serdes是 IP中间比较大的复杂的一个。集成前需要进行准备工作，千万不要一上来就写代码，这样非容易越写越差，先要做好规划，与合入计划。

1.收到IP材料后，第一时间检查内容都有哪些资料可以学习，使用。

2.重点学习数据手册或用户手册或集成手册，先了解内部模块框图，再看接口信号描述，资源要求比如RAM、FIFO的规格，地址空间，总线配置位宽范围，时钟频率等。

看下top层代码是否和手册有出入。

3.写详细设计方案和时钟复位框图。需要包括以下内容：

• 项目需求规格尤其速率，并口位宽，输入差分时钟频率，功耗，插损范围。
• harden划分与示意图
• IP差分时钟级联示意图
• 时钟与复位设计方案
• 内部子模块设计说明
• 总线划分地址仲裁说明（总线转换需求）
• RAM/ROM规格说明
• IP内部地址范围
• PAD需求使用说明
• JTAG口连接关系
• ATE IP TEST方案

4.开始代码设计与寄存器表格填写生成。

申请RAM资源：是否有特殊需求，比如超大RAM,大于8K的就算超大RAM。电源是否和数字CORE是否一致，如果不一样要通知后端联系采购或者联系厂家提供准备；是否有字节使能功能；是否有ECC/PARITY校验需求；读写延时需求；大于1K的必须用RAM库，小于1K的可以用REG搭建。

建议先写整体的从顶层到底层的模块名称例化。

然后用IP包一层需要的PHY，尽量提供复用律，能一个PHY解决所有harden的需求。

复位同步处理，到对应的时钟。

输入输出top的信号必须加打拍模块，尤其是并口数据到PCS的至少打3拍（500MHZ以上的），其他的状态信号打1拍就可以。

DFT先不要连接，等DFT的正式方案出来后再连接，因为DFT方案也在反复的调整，提前连接会导致反复的无效修改。

用PHY再去和集成top连接，top 外再单独加一层甚至两层，可以用来做Lever shift以及整体打拍fed.

电源管脚不要例化出来，后端会自行处理。

PAD用或者不用全都拉到top层。

最后做整体集成连接，VCS编译，nlint检查。

然后增加ATE 测试的相关test mode，rst，en，GPIO等信号。

提交DC LINK，检查代码规范，信号跨时钟处理。

5.提交验证进行通流测试，用IP 的testbech配置，搭建UVM测试PRBS。先保证同流，然后检查输出的各种rdy，lock，valid信号是否有效。

6.综合 SDC确认，综合log 告警消除分析。给后端设计进行时钟频率，数据流介绍。根据后端要求进行处理优化。

7.预留管脚，接口的输入输出信号预留一定数量的bit，用于100%后的临时增加信号只在和harden内部进行修改。寄存器需要预留5+5个输入输出寄存器，防止后续ECO时需要临时增加寄存器。

8.准备前端设计的接口信号和对接模块，chip top 进行评审；准备IP接口信号设计用法处理材料与厂家预约会议进行讲解review，发现问题及时修改。