FIFO 的控制逻辑---verilog代码

FIFO 的控制逻辑---verilog代码

 //fifo的例化
 wire fifo_full;
 wire fifo_empty;
 wire [ : ] fifo_dout;
 wire [:]rd_data_count;
 wire [:]wr_data_count;

 fifo_generator_0 U1 (
   .rst(reset_fifo),
   .wr_clk(rx_usrclk),                  // input wire wr_clk
   .rd_clk(tx_usrclk_1),                // input wire rd_clk
   .din(din),                           // input wire [9 : 0] din
   .wr_en(wr_en),                       // input wire wr_en
   .rd_en(rd_en),                       // input wire rd_en
   .dout(fifo_dout),                    // output wire [9 : 0] dout
   .full(fifo_full),                    // output wire full
   .empty(fifo_empty),                  // output wire empty
   .rd_data_count(rd_data_count),       // output wire [9 : 0] rd_data_count
   .wr_data_count(wr_data_count)        // output wire [9 : 0] wr_data_count
 );

 //fifo的复位方式，通过vio核手动复位
 wire reset_fifo;
 vio_2 U2 (
   .clk(clk_27M),                // input wire clk
   .probe_out0(reset_fifo)       // output wire [0 : 0] probe_out0
 );

 //*****************************************************************************
 //1.fifo写操作的控制
 //2.fifo刚开始工作时，先写满一半，然后fifo读操作才开始
 //3.fifo达到full状态时，写操作停止，读操作继续，当检测到fifo里面的数据还剩下一
 //半时，写操作再次开始工作
 //4.fifo达到empty状态时，读操作停止，还需要等待read_start信号的到来才能再次启动
 //读操作，即fifo从空的状态写到了一半
 //*****************************************************************************

 reg [:]i;
 reg read_start;
 reg wr_en_r;
 reg [:]din_r;

 always@(posedge rx_usrclk)
 begin
     if(reset_fifo)
         begin
             i <= 'd0;
             read_start <= 'b0;
             wr_en_r <= 'b0;
             din_r <= 'd0;
         end
     else
         begin
             case(i)
                 'd0:
                 begin
                     if(!fifo_full)
                         begin
                             wr_en_r <= 'b1;
                             i<=i+'b1;
                         end
                     else
                         wr_en_r <= 'b0;
                 end

                 'd1:
                 begin
                     if(fifo_full)
                         begin
                             wr_en_r <= 'b0;
                             i<=i+'b1;
                         end
                     else if(fifo_empty)
                         read_start <= 'b0;
                     else
                         begin
                             din_r <= rx_ds1a;
                             if(wr_data_count >='d16384)
                                 read_start <= 'b1;
                         end
                 end

                 'd2:
                 begin
                     if(wr_data_count <='d16384)
                         begin
                             wr_en_r <= 'b1;
                             i<='d1;
                         end
                 end

                 default:
                 begin
                     wr_en_r <= 'b0;
                     read_start <='b0;
                 end
             endcase
         end
 end

 wire [:]din;
 wire wr_en;
 wire [:]i_w;
 wire read_start_w;

 assign wr_en = rx_ce ? wr_en_r : 'b0;
 assign din = din_r;
 assign i_w = i;
 assign read_start_w = read_start;

 reg rd_en_r;
 reg [:]j;

 always@(posedge tx_usrclk_1)
 begin
     if(reset_fifo)
         begin
             rd_en_r <= 'b0;
             j <= 'd0;
         end
     else
         begin
             case(j)
                 'd0:
                 begin
                     if(read_start && !fifo_empty)
                         begin
                             rd_en_r <= 'b1;
                             j<=j+'b1;
                         end
                     else
                             rd_en_r <= 'b0;
                 end

                 'd1:
                 begin
                    if(fifo_empty)
                        begin
                           rd_en_r <= 'b0;
                           j<='d0;
                        end
                 end

                 default:
                 begin
                     rd_en_r <= 'b0;
                     j <= 'd0;
                 end
             endcase
         end
 end

 wire rd_en;
 wire [:]j_w;

 assign j_w = j;
 assign rd_en = tx_ce[] ? rd_en_r : 'b0;      

备注：分两个always块（因为fifo的读和写在不同的时钟域），对fifo的读写操作进行控制。