每天进步一点点------基础实验_12_有限状态机 ：Moore型序列检测器

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 * Company                    :
 * Engineer                    : 空气微凉
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 * Create Date                : 00:00:00 22/03/2013
 * Design Name                :
 * Module Name                :
 * Project Name                :
 * Target Devices            :
 * Tool versions            :
 * Description                :
 *                       http://www.cnblogs.com/kongqiweiliang/
 * Dependencies                :
 *
 * Revision                    :
 * Revision                    : 0.01 - File Created
 * Additional Comments    : 基础实验_12_有限状态机 ：Moore型序列检测器
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 `timescale 1ns/1ps
 `define    UD  #
 /*******************************************************************************/
 module SEQ_REC_MOORE
 (
     //system interface
     input                                     iCLK_50        ,//50MHz
     input                                     iRESET         ,//system interface
     //Interface package
     input                                     iDAT_EN        ,//
     input                                     iDAT            ,//
     output                                oDAT             //
 );
 //-------------------------------------------------------------------------------
 parameter   FSM_IDLE    =    'h0;
 parameter   FSM_0        =    'h1;
 parameter   FSM_1        =    'h2;
 parameter   FSM_2        =    'h3;
 parameter   FSM_3        =    'h4;

 reg  [:]  FSM_CS;
 reg  [:]  FSM_NS;

 // Moore状态机的输出只与有限状态机的当前状态有关，与输入信号的当前
 // 值无关。 Moore有限状态机在时钟CLOCK脉冲的有效边沿后的有限个门延后，
 // 输出达到稳定值。即使在一个时钟周期内输入信号发生变化,输出也会在一个
 // 完整的时钟周期内保持稳定值而不变。输入对输出的影响要到下一个时钟周期
 // 才能反映出来。 　　
 // Moore有限状态机最重要的特点就是将输入与输出信号隔离开来。

 // 序列检测的作用是，先根据要检测的序列设计好状机的跳转，状态机会去匹配
 // 指定的序列，在检测到符合要求后，保持一个CLK的脉冲
 always@(posedge iCLK_50 or negedge iRESET)begin
     if(!iRESET)
         FSM_CS <= FSM_IDLE;
     else
         FSM_CS <= FSM_NS;
 end
 always@(*)begin
     case(FSM_CS)
         FSM_IDLE    :
                         if(iDAT_EN && iDAT)                FSM_NS = FSM_1;
                         else if(iDAT_EN && (!iDAT))      FSM_NS = FSM_0;
                         else                                  FSM_NS = FSM_IDLE;
         FSM_0        :
                         if(!iDAT)                              FSM_NS = FSM_0;
                         else if(iDAT)                         FSM_NS = FSM_1;
                         else                                  FSM_NS = FSM_IDLE;
         FSM_1        :
                         if(!iDAT)                              FSM_NS = FSM_0;
                         else if(iDAT)                         FSM_NS = FSM_2;
                         else                                  FSM_NS = FSM_IDLE;
         FSM_2        ,
         FSM_3        :
                         if(!iDAT)                              FSM_NS = FSM_0;
                         else if(iDAT)                         FSM_NS = FSM_3;
                         else                                  FSM_NS = FSM_IDLE;
         default  :
                          FSM_NS = FSM_IDLE;
     endcase
 end

 assign oDAT = (FSM_CS == FSM_3) ? 'h1 : 1'h0;
 //-------------------------------------------------------------------------------
 endmodule