jchdl - RTL实例 - Adder4Carry

https://mp.weixin.qq.com/s/j4zLmjKgau2vRXVNfm0SIA

 

带进位的加法。

 

参考链接

https://github.com/wjcdx/jchdl/blob/master/src/org/jchdl/model/rtl/example/Adder4Carry.java

 

1.创建Adder4Carry.java, 并生成构造方法和logic()方法

略

 

2. 根据逻辑原理，添加输入输出接口

​​

输入输出线作为类成员存在。使用注解标明是input port还是output port。

 

3. 在构造方法中搜集输入输出线并调用construct()方法（可以直接根据输入输出接口，生成该构造函数）

​​

首先调用父类即Module类的构造方法，以构建模块hierarchy。

然后逐个把输入输出参数与input/output port对应上。

然后调用construct()方法构造模块（调用一次logic()方法，搜集模块的assign/always代码块、子模块）。

 

4. 在logic()方法中创建assign/always代码块，以及子模块

​​

这里包含一个assign代码块：当发生a, b，cin的变化事件时，执行lambda表达式的方法，以更新cout, s的值。

 

这里使用了concat组合，因为cout为Bit类型，而Bit类型为基本类型，较为简单。所以先转换为Bits然后再行与其他线组合。

 

可以将cout, cin声明为Bits类型，但宽度为1，这样写起来较为简单。

​​

 

5. 创建inst静态方法方便后续使用

略

 

6. 创建main方法执行验证

​​

运行结果为：

​​

 

7. 生成Verilog

生成定制化模块名：

略

 

调用toVerilog()方法生成Verilog实现。

略

 

执行结果如下：

 

​​