版本信息: 版本 REV2018 时间 05/22/2018       XILINX ZYNQ LINUX篇 基于米联MZ7X系列                       电子版自学资料   常州一二三电子科技有限公司 溧阳米联电子科技有限公司 版权所有   米联客学院04QQ群:516869816 米联客学院03QQ群:543731097(半满) 米联客学院02QQ群:86730608(满) 米联客学院01QQ群:34215299(满)       版本 时间 描述 Rev2018 20

今天大部分时间都在高csdn的博客的,一直无法和word关联,来不及写使用教程了,先发下载链接. 虚拟机安装的是ubuntu16.4.3,vivado软件是SDX2017.4版本,包括的vivado2017.4 osrc_virtual_machine_sdx2017_4链接:https://pan.baidu.com/s/1SydTozrMV7YtHz_iEaU1ug 密码:in73

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Zynq的ARM通过GIC中断控制器来接收核仲裁所有的中断.由于中断向量表只有4Bytes大小,仅仅正好存放一条跳转语句,因此当产生一个外部中断时,中断处理的大致过程:PC内容保存到LR_IRQ用于中断返回,拷贝CPSR到SPSR_IRQ以反应中断模式,屏蔽其他中断,紧接着将PC设置为中断向量表入口.CPU完成现场保护.确认中断源,并调用相关的中断处理函数.恢复CPSR,恢复CPU现场,中断返回. main.c of simplified Interrupt instance (from miz

上篇该系列博文中讲述W5500接收到上位机传输的数据,此后需要将数据缓存起来.当数据量较大或者其他数据带宽较高的情况下,片上缓存(OCM)已无法满足需求,这时需要将大量数据保存在外挂的DDR SDRAM中. 最简单的方式是使用Xilinx的读写地址库函数Xil_In32()和Xil_Out32(),当然不仅支持32bit位宽,还包括8 16和64bit.但这种方式每次读写都要占用CPU,无法在读写的同时接收后续数据或者对之前的数据进一步处理,也就无法形成类似FPGA逻辑设计中的“流水线结构”,此

本文简述Ramdisk根文件系统映像的修改以及创建,并附相关脚本以实现自动化配置,而根文件系统的制作过程请网上自行搜索.相关过程尽可能以图的方式展示出来,重在说明操作的过程,仅供参考. Ramdisk简介 Ramdisk,顾名思义,即内存磁盘.先来摘一段来自百度百科的解释: 虚拟内存盘是通过软件将一部分内存(RAM)模拟为硬盘来使用的一种技术.相对于直接的硬盘文件访问来说,这种技术可以极大的提高在其上进行的文件访问的速度.但是RAM的易失性也意味着当关闭电源后这部分数据将会丢失.但是在一般情况下

摘要: 这一章开始主要介绍 XILINX FPGA PICE IP XDMA IP的使用.XDMA IP使用部分教程分LINUX 篇和WINDOWS篇两个部分.通过实战,面向应用,提供给大家 XILINX FPGA PCIE 应用解决方案. 软件版本:VIVADO2017.4 操作系统:WIN7/WIN10 64bit 硬件平台:XILINX  FPGA MK7160FA 米联客(MSXBO)论坛:www.osrc.cn答疑解惑专栏开通,欢迎大家给我提问!! 1.1 课程介绍 这一章开始主要介绍

一.前言 最近忙于硕士毕业设计和论文,没有太多时间编写博客,现总结下之前在某个项目中用到的一个高速ADC接口设计部分.ADC这一器件经常用于无线通信.传感.测试测量等领域.目前数字系统对高速数据采集的需求与日俱增,本文使用了米联客的一款速率较高的AD/DA模块ADQ9481来阐述利用FPGA设计高速ADC接口的技术要点. 二.ADC硬件特性分析 首先必须通过datasheet分析其核心参数.接口定义和时序要求.ADC9481的采样率为250MSPS,精度8bit.其原理结构图如下: 主要引脚说明

一.前言 之前ZYNQ与PC之间的网络连接依赖于外接硬件协议栈芯片,虽然C驱动非常简单,但网络带宽受限.现采用LWIP+PS端MAC控制器+PHY芯片的通用架构.关于LWIP库,已经有很多现成的资料和书籍.其有两套API,一个是SOCKET,另一个是本例中要用到的RAW.RAW API理解起来较为复杂,整个程序基于中断机制运行,通过函数指针完成多层回调函数的执行.SOCKET API需要支持多线程操作系统的支持,也牺牲了效率,但理解和编程都较为容易.实际上SOCKET API是对RAW API的

一.AXI DMA介绍 本篇博文讲述AXI DMA的一些使用总结,硬件IP子系统搭建与SDK C代码封装参考米联客ZYNQ教程.若想让ZYNQ的PS与PL两部分高速数据传输,需要利用PS的HP(高性能)接口通过AXI_DMA完成数据搬移,这正符合PG021 AXI DMA v7.1 LogiCORE IP Product Guide中介绍的AXI DMA的应用场景:The AXI DMA provides high-speed data movement between system memor

Xilinx zynq-7000系列FPGA移植Linux操作系统详细教程 一:前言 最近手上压了一块米联客的Miz7035,一块xilinx zynq-7000系列的开发板,想着正好学习一下linux在ARM9上的移植,网上基本都是ZC702.zed的教程,这对于买了非标准板的人来说就不太友好,很多文件都不知道是怎么生成的.本着学习加分享的心态,把这两天移植linux的过程写下来,尽可能详细.驱动和系统移植不是我的专长,很多地方我也是知其然不知其所以然,写得不对的地方欢迎指正. 二:前期准备 

总结Zynq-7000 这款器件中的Timer定时器中断,为FreeRTOS中断做准备.在 ZYNQ 的纯 PS 里实现私有定时器中断. 每隔一秒中断一次, 在中断函数里计数加 1, 通过串口打印输出.  私有中断PPI包含: 全局定时器, 私有看门狗定时器, 私有定时器以及来自 PL 的 FIQ/IRQ. ZYNQ 每个 CPU 链接 5 个私有外设中断, 所有中断的触发类型都是固定不变的. 并且来自 PL 的快速中断信号 FIQ 和中断信号 IRQ 反向, 然后送到中断控制器.因此尽管在IC

我用的是ZYNQ7010的开发板,纯粹是入门学习,对于初学者,使用较多的xlinx入门级的开发板一般是zynq7000系列,淘宝上买的较好的是黑金和米联科,我买的就是黑金的,个人觉得教程很少,学习资料不多,米联客图像处理的教程很多,如果你英语可以,也可以看官方的教程UG902就听详细,要是还不确定买什么板子,我觉得米联客的还是好些.最后分享下我的FPGA学习资料, 链接:https://pan.baidu.com/s/1wJ_lWyBbbk9TujKBM_essg 提取码:otqk 复制这段内容

module RGB_init( //系统信号输入(时钟+复位) input cmos_clk_i, //模块控制时钟 input rst_n_i, //系统复位信号 //OV5640输出信号(从5640输入到FPGA) input cmos_pclk_i, //摄像头时钟 input cmos_href_i, //帧输出行同步信号 input cmos_vsync_i, //场同步信号 :] cmos_data_i, //像素数据 //模块的输出信号 output clk_ce, //摄像头帧

一.协议介绍 1.AXI4_Stream:适用于高速数据流,去掉了地址项,允许无限制的数据突发传输.除了总线时钟和总线复位,其他的接口信号都是以字母T开头. 2.信号接口描述: (1).ACLK---------时钟源-----全局时钟信号,所有信号在主时钟信号的上升沿采样. (2).ARESETN------复位------低电平有效. (3).Tvalid-------主机数据有效信号,(区别AXI4.AXI4-Lite,AXI4_Stream去掉了地址项),由主机发出,高速从机发出的数据有

买到一块 FPGA 开发板,你如何入手呢? 根据博主的经验,你可以通过如下途径来学习: 1.如果你是淘宝上买的,那么可以在淘宝上搜索你的开发板(一般 FPGA 开发板生厂商在淘宝上卖都会附带教程,如米联客和黑金),然后获取教程. 2.比较正式的学习 FPGA 还是在官网上查资料学习比较好,比如 Xilinx 和 Altera官网.且官网上资料也很多,更有利于学习,一般推荐这个(缺点就是不是那么好找资料,要花费一些时间). 3.博客. 4.咨询身边用过该板子的同学和导师. 大家如果还有什么更好的途

一.前言 网络通信中的PHY芯片接口种类有很多,之前接触过GMII接口的PHY芯片RTL8211EG.但GMII接口数量较多,本文使用RGMII接口的88E1512搭建网络通信系统.这类接口总线位宽小,可以降低电路成本,在实际项目中应用更广泛. 二.从GMII过度到RGMII 先看看GMII和RGMII主要的接口. GMII: 发送 gmii_tx_clk gmii_tx_d[7:0] gmii_tx_en gmii_tx_er 接收 gmii_rx_clk gmii_rx_d[7:0] gmi

目录: · 1.前言 · 2.AXI总线与ZYNQ的关系 · 3 AXI 总线和 AXI 接口以及 AXI 协议 · 3.1 AXI 总线概述 · 3.2 AXI 接口介绍 ·3.3 AXI 协议概述 · 3.4 AXI 协议之握手协议 · 3.5 突发式读写 · 4 AXI4-Lite 详解 ·4.1 AXI4-Lite 源码查看 · 4.2 AXI-Lite 源码分析  · 5 观察 AXI4-Lite 总线信号 · 6 加载到 SDK · 7 本章小结     1 前言 ZYNQ拥有ARM

一.基本架构(常用模板) `timescale 1ns/1ps //时间精度 `define Clock //时钟周期 module my_design_tb; //==================<端口>================================================== reg clk ; //时钟,50Mhz reg rst_n ; //复位,低电平有效 ] in ; // ] out ; // //--------------------------