4-16译码器学习记录 模块文件 1 module decoder_4_16( 2 a, 3 b, 4 c, 5 d, 6 out, 7 ); 8 input a; 9 input b; 10 input c; 11 input d; 12 output reg [15:0]out;//同时定义了out的长度,输入输出类型和数据类型,注意[15:0]长度放在名字前面,且从大到小. 13 14 always@(*)begin//等价于always({a,b,c,d}) *号表示所有输入信号,不包括

引言 为CPU提供足够的,稳定的指令流和数据流是计算机体系结构设计中两个永恒的话题.为了给CPU提供指令流,需要设计分支预测机构,为了给CPU提供数据流,就需要设计cache了.其实,无论是insn还是data,都需要访问存储器,所以从这个角度来说,cache需要承担更重要的角色. 本小节我们就分析一下or1200的cache部分的实现. 1,cache产生原因 还是那句话,研究一个东西,首先要了解其来龙去脉,cache也不例外. cache的出现是为了解决memory wall问题.由于cpu

前言 当你器件的引脚贼少的时候,需要主机和从机通信,spi就派上了用场,它可以一对多,但只是片选到的从机能和主机通信,其他的挂机. spi:serial peripheral interface 串行外围接口 大致了解: spi是个同步协议,数据在master和slaver间交换通过时钟sck,由于它是同步协议,时钟速率就可以各种变换. sck:主机提供,从机不能操控,从器件由主机产生的时钟控制.数据只有在sck来了的上升沿或者下降沿才传输. 高级一点的spi芯片有配置寄存器,高级一点的工作有四

clk为什么要用posedge,而不用negedge 转自:http://www.cnblogs.com/dangxia/archive/2012/03/07/2383744.html Verilog中典型的counter逻辑是这样的: always@(posedge clk or negedge reset) begin 'b0) reg_inst1 <= 'd0; 'b1) reg_inst1 <= reg_inst1 + 'd1; else reg_inst1 <= reg_ins

module xuanpin #(parameter N=25)(clk,clr,key_in_f,key_in_z,f_out);input clk,clr,key_in_f,key_in_z;output reg f_out;reg clk0,clk1,clk2,clk3,clk4,clk5,clk6,clk7;wire key;wire key_z;reg[8:0] cnter0;reg[3:0] cnter1,cnter2,cnter3,cnter4,cnter5,cnter6,cnte

module spi_25M(input clk,input rst_n,output reg sdin,output reg sclk,output reg cs);reg [7:0]cnt;reg[4:0]state;reg[15:0]data; /*always@(clk) if(!rst_n)begin sclk<=1; cnt<=0;data=16'b000111_1111_000000;end else if(cs==0)begin sclk<=!sclk; if(cnt==

1 复位后的启动地址 1) 复位后,启动地址在or1200_defines.v最后宏定义,atlys板子的目录:orpsocv2\boards\xilinx\atlys\rtl\verilog\include\or1200_defines.v OR1200_BOOT_ADR[31:28] (即最高4位)是 wishbone的从机地址,对应了wishbone从机ROM设备的从机地址. 从设备的内部地址是 0x100,即对应OR启动的地址. 2)在文件 orpsocv2\boards\xilinx\

module qin(input clk,output reg beep,input [3:0] col,output [3:0] row_data,output [7:0]out ,input rst_n);wire [3:0] key;wire en;parameter STOP=0, DOD=47708,//262, RED=42516,//294, MD=37876,//330, FAD=35816,//349, SOD=31886,//392, LAD=28408,//440, SID

先讲讲里面的矩阵键盘,矩阵键盘列有下拉电阻,默认全为0000,默认行输入为1111,当有按键按下的时候,列输入会被拉高,这时控制行的输出做行扫描,电子琴用key_flag_r0电平作为使能,这里用key_flag消抖后与键值进行按位与,作为相应按键的判断条件. module juzhen(input clk,input rst_n,input [3:0] col_data,output reg [3:0] row_data,output key_flag, //the mark of key i

//第一个CS变低的时候要sclk为高电平,第一个跳变沿进行赋值 module spi(input clk,input rst_n,output reg sclk,output reg cs,output reg sdin);reg [2:0]cnt;reg [5:0]state;reg[1:0]s;reg[7:0] sanjiao_out; reg[7:0] num; always@(negedge cs or negedge rst_n) begin if(!rst_n) begin num

module VGAcolorbar(clk,rst,hsync,vsync,vga_r,vga_g,vga_b ); input clk; input rst; output hsync; output vsync; output [2:0] vga_r; output [2:0] vga_g; output [1:0] vga_b; reg clk2; reg [9:0] x_cnt;//行坐标 reg [9:0] y_cnt;//列坐标 initial begin clk2 = 0; en

RTL结构图 采集模块运用SPI 通讯 MISO方式收集数据 module ad_collect(input sddata,input rst_n,output reg cs,output reg sclk,input clk,output [7:0]seg_data,output done); reg [7:0]cnt;reg[4:0]state;reg[7:0]data;reg rdone; always@(posedge clk or negedge rst_n ) begin if(cs

module qam64(x,out,clk,clk1,rst);input x,clk,clk1,rst;output [18:0] out;reg [2:0] count;reg [5:0] reg1,reg2;reg [18:0] ssig,csig;reg [15:0] sine;reg [15:0] cosine; always @(posedge clk)begin if(!rst) begin reg1<=0;reg2<=0;count<=0;end else begin

AD_TLC549采集模拟信号 实验原理 芯片介绍 TLC549是 TI公司生产的一种低价位.高性能的8位A/D转换器,它以8位开关电容逐次逼近的方法实现 A/D转换,其转换速度小于 17us,最大转换速率为 40000HZ,4MHZ典型内部系统时钟,电源为 3V至 6V.它能方便地采用三线串行接口方式与各种微处理器连接,构成各种廉价的测控应用系统. TLC549 引脚图及各引脚功能 TLC549引脚图 REF+:正基准电压输入 2.5V≤REF+≤Vcc+0.1. REF-:负基准电压输入端,

芯航线--普利斯队长精心奉献   实验目的: 1.实现FPGA驱动数码管动态显示: 2.使用In system sources and probes editor工具,输入需要显示在数码管上的的数据,数码管显示对应数值. 实验平台:芯航线FPGA核心板.数码管_VGA_PS2模块 实验原理:     电子设计系统中常用的显示设备有数码管.LCD液晶以及VGA显示器等.其中数码管又可分为段式显示(7段.米字型等)以及点阵显示(8*8.16*16等),LCD液晶的应用可以分为字符式液晶(1602.1

芯航线--普利斯队长精心奉献   实验目的: 1.复习状态机的设计思想并以此为基础实现按键消抖 2.单bit异步信号同步化以及边沿检测 3.在激励文件中学会使用随机数发生函数$random 4.仿真模型的概念 实验平台:芯航线FPGA核心板 实验原理:     按键在电子设计中使用的最多,从复位到控制设置均可以看到其身影.现在按键的功能也种类也越来越多,例如多向按键.自锁按键.薄膜按键等.普通按键其硬件示意图如图9-1所示. 图9-1 按键示意图 芯航线开发板所载的为两脚贴片按键,分别位于开发板

芯航线--普利斯队长精心奉献   实验目的:1.学习状态机的相关概念 2.理解一段式.两段式以及三段式状态机的区别以及优缺点 实验平台:芯航线FPGA核心板 实验原理: 状态机全称是有限状态机(finite-state machine,缩写:FSM)是表示有限个状态以及在这些状态之间的转移和动作等行为的数学模型. 状态机分为摩尔(Moore)型有限状态机与米利(Mealy)型有限状态机.摩尔状态机输出是只由输入确定的有限状态机(不直接依赖于当前状态).米利有限状态机的输出不止与其输入有关还于它的

一．SPI协议简要介绍 SPI,是英语Serial Peripheral Interface的缩写,顾名思义就是串行外围设备接口.SPI,是一种高速的,全双工,同步的通信总线,并且在芯片的管脚上只占用四根线,节约了芯片的管脚,同时为PCB的布局上节省空间,提供方便,正是出于这种简单易用的特性,现在越来越多的芯片集成了这种通信协议.  SPI总线是Motorola公司推出的三线同步接口,同步串行3线方式进行通信:一条时钟线SCK,一条数据输入线MOSI,一条数据输出线MISO;用于 CPU与各种外

原理 显示时分秒(日期也可以加上),两个按键调节时间 原理图 代码 /*-------------------------------------------------------------------------------------- -- Filename ﹕ debounce_module.v -- Author ﹕tony-ning -- Description ﹕按键消抖 -- Called by ﹕Top module -- Revision History ﹕15-10-1

电子琴原理 什么是声音?上过初中的朋友都知道声音是由震动所产生的.一定频率的震动就产生了一定频率的声音. 理论研究第一步,让喇叭发出do re mi fa sol la si的音,我们先不管do的频率是不是261hz,更重要的是我们必须知道,每个音之间的频率关系,初中老师说,do re mi这三个音相邻两个音是全音关系,mi 和 fa 是半音关系,fa sol la si 这四个音相邻两个音也是全音关系.全音关系意味着振动频率关系为2的开六次方,即1.12246,半音关系意味着频率关系为2的开1