软件版本:Vivado2016.1 在使用移位寄存器IP时,对于不同延时拍数的使能延时可能会有问题. (1)32深度的可变长度移位寄存器,IP生成界面如下图所示. (2)128深度的可变长度移位寄存器,IP生成界面如下图所示. 仿真查看:同样都是延迟10拍,但对于第二个却延时了11拍...奇葩 以上.

本文先总结不同AXI IP核的实现的方法,性能的对比,性能差异的分析,可能改进的方面.使用的硬件平台是Zedboard. 不同的AXI总线卷积加速模块的概况 这次实现并逐渐优化了三个版本的卷积加速模块,先简要描述各个版本的主要内容. 版本一 版本一主要是用来测试AXI总线IP核的实现可能. 该模块拥有19个32位寄存器 其中前9个寄存器用来保存需要计算的值 后面9个寄存器用来保存卷积核 在读取第19个寄存器的地址的时候计算9个寄存器的卷积和(该计算可以在一个时钟周期内完成) 9个寄存器单独赋值,

项目当中需要正弦信号与余弦信号,首先想到了DDS芯片,例如AD9833.AD9834.由于还需要用FPGA   做一些数据处理,后来干脆直接用FPGA 内部的DDSIP核,同时根据IP核内部的相位累加端口,设置触发信号,使得触发信号更加准时,并且通过PSD 算法计算有效值,相位差更小,精度更高. 首先了解DDS的原理: 1. DDS技术是根据奈奎斯特取样定律,从连续信号的相位出发,将正弦信号取样,编码,量化,形成一个正弦函数表,存在EPROM中,合成时,通过改变相位累加器的频率字来改变相位增量,

芯航线--普利斯顿队长精心奉献   实验目的:了解FPGA的IP核相关知识并以计数器IP核为例学会基本IP使用的流程 实验平台:无 实验原理:     IP核(Intellectual Property core),也被称为知识产权核,其分为软核.硬核和固核.软核通常是与工艺无关.具有寄存器传输级硬件描述语言描述的设计代码,可以进行后续设计:硬核是前者通过逻辑综合.布局.布线之后的一系列工艺文件,具有特定的工艺形式.物理实现方式:固核则通常介于上面两者之间,它已经通过功能验证.时序分析等过程,设

eFPGA:冉冉升起的新星 eFPGA即嵌入式FPGA(embedded FPGA),是近期兴起的新型电路IP. 随着摩尔定律越来越接近瓶颈,制造ASIC芯片的成本越来越高.因此,设计者会希望ASIC能实现一定的可配置性,同时又不影响性能.在希望能做成可配置的模块中,负责与其他芯片或者总线通信的接口单元又首当其冲.在芯片中,模块间的通信往往使用简单的并行接口或者配合简单的时序逻辑,但是在芯片间通信时为了保证可靠性,必须通过一系列握手(handshake)协议来完成通信接口.设计者往往希望自己的S

用AI防鲨鱼.用AI学写中国书法.用AI预测人类死亡时间.用AI审判罪犯……在人工智能方兴未艾的今天,越来越廉价和普及的AI领域真的是什么都不值钱,除了想象力.那在这无所不能的AI盛世,一定没道理让算力限制我们的想象力,更没道理让算力限制了我们的生产力. 从CPU到CPU+,从+GPU到+FPGA 随着通用处理器(CPU)的摩尔定律已入暮年,从美国的微软.亚马逊到中国的BAT.华为,几乎所有的互联网巨头们都在补充他们的标准服务器芯片——CPU,使用可替代的硅来追赶在人工智能领域的急速变化.201

要知道,要把一件事情做好,不管是做哪们技术还是办什么手续,明白这个事情的流程非常关键,它决定了这件事情的顺利进行与否.同样,我们学习FPGA开发数字系统这个技术,先撇开使用这个技术的基础编程语言的具体语法.使用工具和使用技巧不谈,咱先来弄清楚FPGA的开发流程是什么. FPGA的开发流程是遵循着ASIC的开发流程发展的,发展到目前为止,FPGA的开发流程总体按照图1进行,有些步骤可能由于其在当前项目中的条件的宽度的允许,可以免去,比如静态仿真过程,这样来达到项目时间上的优势.但是,大部分的流程步

需求说明:Verilog设计 内容       :FPGA开发基本流程及注意事项 来自       :时间的诗 原文来自:http://www.dzsc.com/data/2015-3-16/108011.html 要知道,要把一件事情做好,不管是做哪们技术还是办什么手续,明白这个事情的流程非常关键,它决定了这件事情的顺利进行与否.同样,我们学习FPGA开发数字系统这个技术,先撇开使用这个技术的基础编程语言的具体语法.使用工具和使用技巧不谈,咱先来弄清楚FPGA的开发流程是什么. FPGA的开发

对使用FPGA和SD卡进行UHS模式通信的评估: 论文:基于FPGA的SD UHS-II卡控制器设计与实现 设计IP:SD UHS-II Host Controller 供应商: System Level Solutions, Inc. 链接:https://www.altera.com/solutions/partners/partner-profile/system-level-solutions--inc-/ip/sd-uhs-ii-host-controller.html 除了fpga内

FPGA (现场可编程门阵列)由于其硬件并行加速能力和可编程特性,在传统通信领域和IC设计领域大放异彩.一路走来,FPGA并非一个新兴的硬件器件,由于其开发门槛过高,硬件加速算法的发布和部署保护要求非常高,FPGA的使用一直是高冷的美人,没有走入平常百姓家.也就导致FPGA的计算潜力还没有得到深入的挖掘. 阿里云虚拟化团队异构计算和高性能计算团队一直致力于将计算资源"平民化":高性能计算团队在做的E-HPC就是要让所有云上用户都能够瞬间拥有一个小型的超算集群,使得使用超算不再仅仅是一些

在写滤波程序的时候在网上看了好几篇大佬的笔记,都有提到使用3*3窗口,由于小白一个,看到复杂的理论就惧怕的不行.但是现在不得不上,自己调用移位寄存器ip核然后做了个3*3窗口出来,自己动手作出来忽然感觉到也不难嘛. 先贴一张ip核模块的接口参数图 生成3*3窗口需要两个寄存器,参数设置为数据宽度8,深度一个为4,另一个为3,选sclr端口 然后把两个移位寄存器串联起来就可以了 仿真的时候写好激励就行 放上最后仿真图 两条线那会是不是3*3矩阵呀,然后往右推就行. 顶层模块 module shif

1,概述 有一个计划是打算做一个摄像头的驱动与显示. 但是实际上手上只有一个zcu102开发板,没有摄像头,也没有上位机,自己也不会写.所以就将方案阉割成将录制好的视频放在SD卡里面,然后从SD卡里面读出视频来代替采集的数据.然后通过HDMI接口显示,这样就不用摄像头,也不用上位机了.这大概就是理想与显示的区别吧.这两天在研究HDMI 接口,就把官网上的DEMO跑了一下,先做个笔记 值得注意的是,这个IP核是收费的,可以在xilinx 官网申请一个120天的试用的license.申请的licen

一:相关基本配置: FPGA:  XILINX XC5VFX130T-1FFG1738 PCI接口部分使用XILINX提供的pci32_v4_8硬核:PCI控制器由FPGA逻辑实现,主要完成PCI设备到内存的DMA读写操作.Ps:此控制器网表文件可付费购买(100元/份,支付宝账号:bubble_fish@yeah.net) 处理器:BM3803FMGRH 操作系统:Reworks/Vxworks 二:调试中遇到的问题 1. IDSEL引脚无信号输入 每个PCI设备都有一个IDSEL的输入信号,

Altera SOPC嵌入式系统设计教程 第1章 概述 SOPC(System On Programmable Chip,可编程的片上系统)是Altera公司提出来的一种灵活.高效的SOC解决方案.它将处理器.存储器.I/O口.LVDS.CDR等系统设计需要的功能模块集成到一个可编程器件上,构成一个可编程的片上系统. 1.1 SOPC及其技术 现今,可将SOPC视为是基于FPGA解决方案的SOC.与ASIC的SOC解决方案相比,SOPC系统及其开发技术具有更多的特色,也有多种途径可构成SOPC方

Icarus Verilog和GTKwave使用简析 来源 http://blog.csdn.net/husipeng86/article/details/60469543 本文测试文件在windows10和windows7上测试通过,其它平台请参考官方文档 下载安装 由于Icarus Verilog中已经包含了GTKWave所以直接从http://bleyer.org/icarus/下载安装,这里提供的为Windows版,我下载的为当前时间最新版:iverilog-10.1.1-x64_set

摘要: 这一章开始主要介绍 XILINX FPGA PICE IP XDMA IP的使用.XDMA IP使用部分教程分LINUX 篇和WINDOWS篇两个部分.通过实战,面向应用,提供给大家 XILINX FPGA PCIE 应用解决方案. 软件版本:VIVADO2017.4 操作系统:WIN7/WIN10 64bit 硬件平台:XILINX  FPGA MK7160FA 米联客(MSXBO)论坛:www.osrc.cn答疑解惑专栏开通,欢迎大家给我提问!! 1.1 课程介绍 这一章开始主要介绍

接上一篇 <CoaXPress 接口相机的控制方法--1> https://www.cnblogs.com/xingce/p/15902246.html 这里再介绍一下具体是如何完成相机寄存器读写的,FPGA和软件分别要做什么工作 FPGA部分 硬件 要完成与CXP相机的对接,首先需要对应的前端信号处理硬件+FPGA 解码IP,目前可以提供对应硬件和IP的厂商非常少,我们的系统采用了以色列合作伙伴KAYA的FMC子卡和CXP HOST IP,博客不方便上传文档,有感兴趣的可以移步到kaya官网

一  OpenCores 网站简介,这个是全世界最大的FPGA开源IP核网站.由于最近在学习USB2.0host control IP,所以想去网上下载相关的IP例程学习.通过搜索发现,有两个网站十分强大,能找到各种项目和代码.一是GitHub,这是全世界最出名的,各种程序语言都有.二是OpenCores,有各种开发的IP项目.但要想下载,必须得注册为全功能帐户. 二 OpenCores注册步骤 第一步进入到官网https://opencores.org/   ,出现如下界面: 第二步,点击注册

Modelsim SE 仿真 ALTERA FPGA IP 最近,有几个朋友问过我是不是有新版本的Modelsim altera,其原因是 Qii 升级为新版本的,但是没配套的modelsim,没办法仿真程序中的IP,但是我还一直坚守modelsim SE6.5,现在简单讲下如何用SE版本的仿真IP步骤,其实方法还是很多种,但是感觉下面这方法还是一次工作长期受益的.希望能给遇到这个问题的朋友一点帮助. 其实主要就是编译一次ALTERA的ip文件,然后仿真的时候把库加载进来就OK了. 打开mode

为了突出重点,仅对I/O数据流为steaming的情况作简要说明,以便快速上手,有关FFT ip核模型及每种设置详细介绍请参考官方手册FFT MegaCore Function User Guide. 1 配置 在FFT Megacore Function中选择"parameterize",弹出对话框. "Parameters"栏中,选择器件.转换数据的长度.数据精度已经旋转因子的精度.注意旋转因子精度必须小于等于数据精度. "Architecture&q