ALTPLL中的areset,locked的使用 转自:http://www.360doc.com/content/13/0509/20/9072830_284220258.shtml 今天对PLL中areset和locked详细查了下资料,发现网上这方面的资料很少,所以自己认真读了下Documentation---ug_altpll.pdf,现在我将我学到的内容总结如下: areset简而言之就是高电平有效,对pll进行复位. 下面我们主要来认识一下locked信号: Locked这个输出到底

按照初始化时序,在200us时,mem_clk时钟稳定,开始初始化设置,设置完后,会产生一个初始化完成标志,local_init_done会拉高,没有拉高,可能有以下几个原因: 1.确认DDR2 IP核上的所有信号是否都用到了: 2.可能跟复位有关系: XXXXXX

因为这次省去了RESET按键,RST没做任何处理,程序下载完之后插上电池无法运行,最终原因:RST引脚没有拉高.呼呼切记啊

vue项目中,用户输入关键字搜索,并且手机端做无限下拉 watch: { 'getListForm.searchKey'(val) { this.radioChange(); // 还有其他逻辑,内部调用getDeviceList } } getDeviceList() { apiGetDeviceList(Qs.stringify(this.getListForm)).then(res => { if (this.getListForm.pageNumber === 1) { // 搜索第一页

今天注意到在PWM输出电路中有个器件叫ULN2003,它是达林顿管阵列,该型号应该是通用型号,因为我看到ST和TI都有对应型号的产品. 达林顿管以前没听过,赶紧补一补,而所谓的阵列也就是八个达林顿管封装在一起,其中共射级. 达林顿管的原理也相当的简单,当初就是因为一个叫达林顿的人想到了用两个NPN的三极管组合在一起,以提高放大倍数,就有了后来的所谓达林顿管. 上图是达林顿管的基本原理示意图. 该图是摘自TI公司ULN2003A产品的规格书. 在大学模电课程中,对于三极管的输出特性曲线都应该印象深

一.设计介绍 本设计采用74LS192作为计数器,74LS192具有同步加减计数功能,可以通过引脚电平对它设置达到清零重置的目的,可以达到对计数器清零的功能,使用两片级联74LS192分别显示十位和个位.使用555定时器,通过配置相应电阻电容大小,让他稳定输出1HZ脉冲,作为信号时钟来源.当倒计时结束后,LED由灭转亮,实现报警功能.综上,该设计方法能够实现30S倒计时,并且可以暂停开始,以及复位和报警的功能. 二.设计要求 1.设计秒脉冲发生器,以产生秒脉冲信号. 2.设计一个30s计时电路,

一设计功能 1.上次状态机的练习 2这次自动售货机综设 (一)对比两次的售货机 上次售货机的关键是画出状态转移图.明确输入分几种,输出是啥,有哪些状态.如下图所示 (二)系统或综合设计的经验: 既然这次的综设,在上次的售货机基础上,加了流水灯,按键等模块.那么根据模块化设计,那我先做核心模块,再做功能模块,然后再连接好各个模块,实现系统功能. 我的经验:做过录音机综设实验,当时先做串口通信模块,再做LED实现多种功能模块,然后再把录音机模块做好,最后利用控制信号把这三大模块组合起来.利用拆分-设

EDA Tools: 1.Quartus II 13.1(64-bit) 2.Modelsim SE-64 10.1c Time: 2016.05.05 ----------------------------------------------------------------------------------- 经常看到有人在纠结PLL仿真事项,由于自己也从未试过.特作试验. 一.PLL设置: ---------------------------------------- input

2016-07-05 现象:在低温(-30度以下)下,射频锁定信号出现周(大约20ms)期性高低电平的变化,由于MCU检测一次需要的时间很长(大于500ms), 大概总是检测不到失锁状态,所以不会出现重锁而致使PLL一直处理失锁状态.但怪异的现象是即便手动把lock信号拉低也不会再次重锁. 必须是在上电状态就手动把lock信号拉高然后再次拉低才会出现重锁而后最终锁定. 对此,在FPGA中做了如下处理: 初始状态上报一个unlock信号给MCU,让它去做锁pll的操作,当FPGA检测到外部的loc

我们之前介绍了如何使用Modelsim SE进行仿真和利用do文件的仿真方法,但是其中待仿真的模块是我们自己编写的Verilog模块,但是在实际工作中,我们的设计中会经常用到FPGA厂商给我们提供的现成模块-IP核,这些模块我们看到不到源代码,只知道IP核的端口信息,当我们要仿真的时候,同样要向Modelsim提供这些IP核的信息,而FPGA厂商也会给我们提供相应的IP核的编译库文件,我们如果设计中包含这些IP核,就必须在仿真之前,将这些库文件编译到Moldelsim 的库中去.其实IP核只是我

锁相环(PLL)主要用于频率综合,使用一个 PLL 可以从一个输入时钟信号生成多个时钟信号. PLL 内部的功能框图如下图所示: 在ISE中新建一个PLL的IP核,设置四个输出时钟,分别为25MHz.50MHz.75MHz和100MHz,配置如图所示: 之后,再在程序中例化IP核,程序设计如下: `timescale 1ns / 1ps ////////////////////////////////////////////////////////////////////////////////

Altera PLL 有时可能会出现失锁的情况,查找了官网资料,有总结到有几个情况下会出现失锁. 官网中的网页如下,是英文的: https://www.altera.com.cn/support/support-resources/operation-and-testing/pll-and-clock-management/pll-loss-lock.html 做了下翻译,水平有限,如下: PLL失锁原因 PLL失锁的一些可能原因. 锁相环(PLL)失锁的原因可能有很多.以下是PLL失锁的一些常

EDA Tools: 1.Vivado 2015.1(64-bit) 2.Modelsim SE-64 10.1c Time: 2016.05.26 ----------------------------------------------------------------------------------- 喜欢使用Modelsim工具独立进行代码的仿真.也不是Vivado自带的不好(至少目前的小代码没啥影响) 只是在一个vivado工程进行仿真时,添加文件的功能没用太明白,好烦! --

与输入有关的隐含对象有两个param和paramValues,用来取得用户的请求参数.在使用EL之前可以使用如下代码取得用户的请求参数: request.getParameter(String name); request.getParameterValues(name); param接收的参数只有一个值,而如果参数有几个值,就必须使用paramValues来接收参数. 结合EL内置对象和EL算术表达式做一个简单的计算器程序. 首先CalculatorForm.jsp,包含了两个文本框用于输入数

基于jQuery的input输入框下拉提示层,方便用户输入邮箱时的提示信息,需要的朋友可以参考下     效果图   // JavaScript Document (function($){ $.fn.extend({ "changeTips":function(value){ value = $.extend({ divTip:"" },value) var $this = $(this); var indexLi = 0; //点击document隐藏下拉层 $

开发板上配了一个电阻触摸屏,它的控制器是ADS7843,使用SPI进行通信.这次实现的功能是通过SPI接口与该控制器交互,获取触摸屏点击的坐标,并显示在LCD上.略为难点的是SPI作为同步时钟的一种,需要判断时钟的极性以及相位. 为了突出主题,就没有对电阻屏进行校准,显示的是控制器原始的输出值. 一. 电路图 PA12.PA13和PA14引脚的外设A为SPI相关引脚,PA11为SPI的NPCS0.即,该控制器连接在SPI的片选设备0. 二.ADS7843简介 和该控制器交互过程大概如下: 根据设

/* ** 本文例子所引用的jQuery版本为 jQuery-1.8.3.min.js ** Author:博客园小dee*/ 本文用 jQuery 实现一个用户输入字符时出现能够提示邮箱后缀名的下拉菜单,并且在选择下拉菜单中的邮箱后缀名后可自动填充未完成的输入框,在做这个功能时候,我参考的是网易注册(http://reg.163.com/reg/reg.jsp?product=urs)中的邮箱栏目所实现的功能与效果.这个功能的目的是使用户在填写邮箱栏目的过程中,在带有邮箱后缀名的菜单的提示下,

在manaul mode中选择PLL PLL的输入时钟可以是全局时钟,也可以是普通IO引脚. 1.PLL的输入时钟是全局时钟的情况. pll_xx pll_xx ( .clkin ( clkin ), .clkout ( clkout ) ); 其中clkin为全局时钟输入,在IP核中的设置需要注意SOURCE里的区别,如下所示; 在这种情况下,选择Single ended clock capable pin. 同时,clkout通过ODDR2输出clk_div,这时的clk_div可以接到普通

工作中常常要用的excel,每次都会有新的需求,然后不会,然后百度,然后过段时间可能就又忘了,于是就想说,自己记录下来~~~因为自己用的都是2010,其实哪个版本都差不多,都是应该可以找到相应的按钮滴~~~ (一)excel中如何设置下拉框(excel 2010)  . 1.excel中设置下拉框 1)选定一列依次选择:数据>>数据有效性>>数据有效性,如图1 图1: 2)对话框中"允许(A)"中选择"序列,在"来源"中依次输入需要