一.摘要 将Quartus II中FPGA管脚的分配及保存方法做一个汇总. 二.管脚分配方法 FPGA 的管脚分配,除了在QII软件中,选择“Assignments ->Pin”标签(或者点击按钮) ,打开Pin Planner,分配管脚外,还有以下2种方法. 方法一:Import Assignments 步骤1: 使用记事本或类似软件新建一个txt文件(或csv文件),按如下格式编写管脚分配内容(不同的开发版,其内容也不同,本文以我使用的DIY_DE2开发板为范例).[这种方式格式最为简单]

有时候我们要把工程交接给别人,但是又不希望对方看到里面的东西.在网上查找了几位大牛的博客进行整合 来自coyoo博客 http://bbs.ednchina.com/BLOG_ARTICLE_248287.HTM 中提到了 第一种办法:增量编译.这个目前我都不会,后续学习吧. 第二种办法:简单一点的就是“一步到位”的傻瓜式方式:讲工程编译成网表. Start > Start VQM Writer 第三种办法:三方工具综合成网表edf格式 当我采用第二种办法的时候,发现提示器件不支持.还好有了 这

当项目过程中,不想给甲方源码时,该如何?我们可以用网表文件qxp或者vqm对资源进行保护. 下面讲解这两个文件的具体生成步骤: 一.基本概念 QuartusII的qxp文件为QuartusII Exported Partition,用于创建综合或者PAR之后的网表文件. QuartusII的vqm文件为verilog quartusII mapping,只能保存综合后,PAR前的综合结果. 二.qxp文件生成 1. 在quartusII的Project Navigator中选中欲创建qxp的mo

这是抱怨贴~~~当然也提供了解决方法~敬请期待. 这个帖子中我们介绍如何在ubuntu下安装quartus II 13.1,安装完毕功能正常,但是有个“小问题”就是如何在文件管理器中(这里是nautilus管理器)中由quartus II打开qpf文件, 而不是默认用文本打开,ubuntu12.04之前的做法是右键--“使用其它程序打开”,如果在列表中找不到该程序(这里就是Quartus II),那么还有最后一招就是浏览,但是12.04之后,这个功能被阉割了....结果折腾了好久还是不知道如何管

0. 简介 当项目过程中,不想给甲方源码时,该如何?我们可以用网表文件qxp或者vqm对资源进行保护. 下面讲解这两个文件的具体生成步骤: 1. 基本概念 QuartusII的qxp文件为QuartusII Exported Partition,用于创建综合或者PAR之后的网表文件. QuartusII的vqm文件为verilog quartusII mapping,只能保存综合后,PAR前的综合结果. 2. qxp文件生成 1. 在quartusII的Project Navigator中选中欲

Altera SOPC嵌入式系统设计教程 第1章 概述 SOPC(System On Programmable Chip,可编程的片上系统)是Altera公司提出来的一种灵活.高效的SOC解决方案.它将处理器.存储器.I/O口.LVDS.CDR等系统设计需要的功能模块集成到一个可编程器件上,构成一个可编程的片上系统. 1.1 SOPC及其技术 现今,可将SOPC视为是基于FPGA解决方案的SOC.与ASIC的SOC解决方案相比,SOPC系统及其开发技术具有更多的特色,也有多种途径可构成SOPC方

Vivado中的MIG已经集成了modelsim仿真环境,是不是所有IP 都有这个福利呢,不知道哦,没空去验证. 第一步:使用vivado中的MIG IP生成一堆东西 ,这个过程自己百度.或者是ug586有step by step 的,so easy. 生成之后是这样子的 第二步:在modelsim中增加xilinx库 编译库  tool--> compile simulation libraries 选择modelsim,我只会verilog所以只选择了这个. comiled library

Nios II 13.1中,使用Qsys生成的cpu中断号默认为-1,因此中断无法注册.解决方法:手动修改中断模块的tcl文件如下: add_interface interrupt_sender interrupt end set_interface_property interrupt_sender associatedAddressablePoint "avalon_slave " set_interface_property interrupt_sender associated

首先,来做一个简单的实验,利用DMA来实现on-chip-memory和SRAM之间的传输,同时也在做一个关于SRAM不同地址之间的传输. 一.硬件设计 1.首先设计自己的SOPC结构,包括CPU.jtag_uart.sram.sysid.onchip-memory,时钟就用50M即可.都不需要任何的设置.如下图所示: 2.对于QuartusII上顶层文件就不需要有什么可讲的,主要代码如下. 1 Reset_Delay delay1 (.iRST(KEY[0]),.iCLK(CLOCK_50),

QuartusII从9.1之后的版本都已经取消了内部自带的仿真器,都需要借助第三方仿真软件比如Modelsim才能实现仿真.一般在进行代码编写的时候,如果结合功能仿真,可以很快的验证代码实现的逻辑是否满足要求.所以熟练使用Modelsim也是逻辑工程师必须掌握的一个技能.由于Modelsim可以支持命令行的方式,通过创建do文件,可以集成多个可执行的命令.那么对于前期一边编写代码,一边进行功能仿真,使用do文件是可以明显提高工作的效率.下面以Modelsim SE版本为例,通过以下几个步骤与大家

Design partion Design partion常用于“增益变量(QIC)”,通过Design Partition对子模块进行“逻辑分区”,在Design Partition Window中最关键的一个设定是Netlist Type,它有四个可选值——Source File,Post-Synthesis,Post-fit,Empty(如上图中所标1,2,3,4,上图是为了将各Type全面的显现出来,而不是最终设定).它们各自的含义是: Source File:如果源代码未修改,则仅不重

FPGA下载的三种方式:主动配置方式(AS)和被动配置方式(PS)和最常用的(JTAG)配置方式: AS由FPGA器件引导配置操作过程,它控制着外部存储器和初始化过程,EPCS系列.如EPCS1,EPCS4配置器件专供AS模式,目前只支持 Cyclone系列.使用Altera串行配置器件来完成.Cyclone期间处于主动地位,配置期间处于从属地位.配置数据通过DATA0引脚送入 FPGA.配置数据被同步在DCLK输入上,1个时钟周期传送1位数据. PS则由外部计算机或控制器控制配置过程.通过加强

这两天做综合后仿真,发现FPGA器件库又不会加了,无奈上网找方法.说起来不好意思,很早就接触Modelsim这个仿真软件了,可是没有好好琢磨.把这两天找的方法贴出来,再加上自己的理解,以后忘了可以上博客翻翻,也适合新手看.(这个办法是quartusII综合完后启动Modelsim仿真综合后的网表,要是quartusII里直接启动Modelsim需不需要加库不清楚,我没试过) -----------------------------------转载分割线---------------------

FPGA管脚分配文件保存方法 使用别人的工程时,有时找不到他的管脚文件,但可以把他已经绑定好的管脚保存下来,输出到文件里. 方法一: 查看引脚绑定情况,quartus -> assignment -> Pins,打开FPGA引脚界面,在这个界面的菜单中可以保存引脚文件为csv格式(表格形式)和tcl格式. 步骤:File -> Export… -> 选择保存名字和保存格式. 方法二: 直接输出管脚配置,assignmengt -> Export assignmengt,可以保

最近在看coyoo的博客,加上手上有一本coyoo老师的书籍.本人是脚本小白,怎么看都没有看懂这个自动化是怎么实现的. 先说我的半自动化,后面在说我对自动化的一点疑惑—— 目前没有实现 目录环境: 首先,我的quartusII 软件安装在D盘software-->quaruts-->quartusPrime文件夹下 我在D盘新建了一个temp文件夹,再在temp中新建一个tcl_test文件夹 实现目标:讲一个vga_test工程以tcl的形式复制出来 步骤一: 制作工程tcl A)用Quar

按照前面友晶科技的文档介绍一步步的做,后面发现根本无法下载sof文件. 通常思维: 一,器件选错了.器件选择错误会导致sof文件无法下载,至于这个ID具体怎么识别我没有追究.如果是这种错误QuartusII通常会提示错误所在. 二,管脚绑定错误.部分pin脚绑定错了会出现sof文件无法下载,这个原因是在网上找的,我没有遇到. (上述两种是在你的驱动安装正确,软件运行正常的前提下) 当我排除了上述两种情况后那真是要抓狂啊,因为我的sof还是下载不下去,点击start 后进度条提示failed,Qu

QuartusII 中使用Modelsim对子程序进行仿真 如果采用RTL级仿真那么就没有任何问题,但是如果对子程序采用门级仿真就会出错 解决办法:在Project Navigator中右键需要进行门级仿真的的子工程(仿真文件存在,且无误)set as top level entity 就可以了 注 : RTL 仿真只需要进行Analysis & Synthesis.而门级仿真则需要进行全编译——具体是由于哪一步骤决定还没有进一步追踪

Modelsim的使用 1,  建立工程编译通过之后——证明实例工程无语法等简单错误.编写testbench 2,  将testbench 添加到工程中,进行编译通过.会在工程的file中看到testbench也在工程file中——证明testbench无简单语法错误(注:test bench中没有引用实例工程,QuartusII 是不会报错的,将test bench当独立文件进行处理. Modelsim 也不会报错.当然,仿真没有结果产生,) 3,  Assignment   -->  Set

有一个多月没用用Quartus II了,都快忘了IP 是怎么用调用的了,还好有之前做的笔记,现在整理出来,终于体会到做笔记的好处. 一.  QuartusII的pll的调用 打开软件界面 Tool——megawizard plug-in manage 选择——next 选择,输入IP核名称,next 按如图所示参数,配置IP核. 添加复位信号,添加locked,锁相完成信号,为了更好的管理工程模块,然后一直next到如下界面(areset是低电平时PLL正常工作还是高电平时PLL正常工作,loc

Nios II 程序固化(如何下载elf文件) 2018年10月15日 21:37:32 瓜儿不甜 阅读数:723    版权声明:本文为博主原创文章,未经博主允许不得转载. https://blog.csdn.net/snaking616/article/details/83064887 在调试Nios程序阶段,通常需要先将配置文件(*.sof)通过 JTAG 下载刡到FPGA 中,接着在Nios II IDE窗口中,右击工程名,选择Debug as -> Nios II hardware 来

quartusii开发过程中路径不能出现空格或中文,否则软件出现.stf文件错误提示,开发环境搭建的时候也不能出现空格和中文,否则也会报错.