Verilog MIPS32 CPU（三）-- ALU

• Verilog MIPS32 CPU（一）-- PC寄存器
• Verilog MIPS32 CPU（二）-- Regfiles
• Verilog MIPS32 CPU（三）-- ALU
• Verilog MIPS32 CPU（四）-- RAM
• Verilog MIPS32 CPU（五）-- CP0
• Verilog MIPS32 CPU（六）-- MDU
• Verilog MIPS32 CPU（七）-- DIV、DIVU
• Verilog MIPS32 CPU（八）-- 控制器

module alu(
        input [:] a,        //OP1
        input [:] b,        //OP2
        input [:] aluc,    //controller
        output [:] r,    //result
        output zero,
        output carry,
        output negative,
        output overflow);

    parameter Addu    =    'b0000;    //r=a+b unsigned
    parameter Add    =    'b0010;    //r=a+b signed
    parameter Subu    =    'b0001;    //r=a-b unsigned
    parameter Sub    =    'b0011;    //r=a-b signed
    parameter And    =    'b0100;    //r=a&b
    parameter Or    =    'b0101;    //r=a|b
    parameter Xor    =    'b0110;    //r=a^b
    parameter Nor    =    'b0111;    //r=~(a|b)
    parameter Lui1    =    'b1000;    //r={b[15:0],16'b0}
    parameter Lui2    =    'b1001;    //r={b[15:0],16'b0}
    parameter Slt    =    'b1011;    //r=(a-b<0)?1:0 signed
    parameter Sltu    =    'b1010;    //r=(a-b<0)?1:0 unsigned
    parameter Sra    =    'b1100;    //r=b>>>a
    parameter Sll    =    'b1110;    //r=b<<a
    parameter Srl    =    'b1101;    //r=b>>a

    parameter bits=;
    parameter ENABLE=,DISABLE=;

    reg [:] result;
    wire signed [:] sa=a,sb=b;

    always@(*)begin
        case(aluc)
            Addu: begin
                result=a+b;
            end
            Subu: begin
                result=a-b;
            end
            Add: begin
                result=sa+sb;
            end
            Sub: begin
                result=sa-sb;
            end
            Sra: begin
                if(a==) {result[:],result[]}={b,'b0};
                else {result[:],result[]}=sb>>>(a-);
            end
            Srl: begin
                if(a==) {result[:],result[]}={b,'b0};
                else {result[:],result[]}=b>>(a-);
            end
            Sll: begin
                result=b<<a;
            end
            And: begin
                result=a&b;
            end
            Or: begin
                result=a|b;
            end
            Xor: begin
                result=a^b;
            end
            Nor: begin
                result=~(a|b);
            end
            Sltu: begin
                result=a<b?:;
            end
            Slt: begin
                result=sa<sb?:;
            end
            Lui1,Lui2: result = {b[:], 'b0};
            default:
                result=a+b;
        endcase
    end

    assign r=result[:];
    assign carry = result[];
    assign zero=(r=='b0)?1:0;
    assign negative=result[];
    assign overflow=result[];
endmodule