一.前言 无论是FPGA应用开发还是数字IC设计,时序约束和静态时序分析(STA)都是十分重要的设计环节.在FPGA设计中,可以在综合后和实现后进行STA来查看设计是否能满足时序上的要求.本文阐述基本的时序约束和STA操作流程.内容主要来源于<Vivado从此开始>这本书,我只是知识的搬运工. 二.时序约束与XDC脚本 时序约束的目的就是告诉工具当前的时序状态,以让工具尽量优化时序并给出详细的分析报告.一般在行为仿真后.综合前即创建基本的时序约束.Vivado使用SDC基础上的XDC脚本以文本

多路分频器设计 在第七节的学习中,笔者带大家通过一个入门必学的流水灯实验实现,快速掌握了VIVADO基于FPGA开发板的基本流程.考虑到很多初学者并没有掌握好Vivado 下FPGA的开发流程,本章开始笔者讲更加详细地介绍基于VIVADO FPGA开发的流程规范,让读者掌全面掌握FPGA开发流程包括了如何仿真.综合.执行.下载到开发板测试. 9.1 硬件图片 本章使用到的硬件和前一章一样:LED部分及按钮部分 9.2 硬件原理图 PIN脚定义: GCLK:Y9(PL输入时钟) LD0:T22 B

由 judyzhong 于 星期五, 09/08/2017 - 14:58 发表 概述   Vivado在设计时可以感觉到一种趋势,它鼓励用IP核的方式进行设计.“IP Integrator”提供了原理图设计的方式,只需要在其中调用设计好的IP核连线.IP核一部分来自于Xilinx官方IP:一部分来自于第三方IP,其中有的是在网络上开源的:另一部分就是自己设计的IP.有时候我们需要把自己的一个设计反复用到以后的工程中,利用Vivado的“IP Package”将其封装起来,再以后的工程中直接调用

概述   Vivado在设计时可以感觉到一种趋势,它鼓励用IP核的方式进行设计.“IP Integrator”提供了原理图设计的方式,只需要在其中调用设计好的IP核连线.IP核一部分来自于Xilinx官方IP:一部分来自于第三方IP,其中有的是在网络上开源的:另一部分就是自己设计的IP.有时候我们需要把自己的一个设计反复用到以后的工程中,利用Vivado的“IP Package”将其封装起来,再以后的工程中直接调用即可.   本文致力于讲述如何将自己的设计封装为IP核,以及示范一下如何在其它工程

之前去地平线面试的时候被问到了multicycle path的一点问题,其实这个问题我应该知道,看过<Constraining Designs for Synthesis and Timing  Analysis A Practical Guide to Synopsys Design Constraints (SDC)>,但当时回答的不好. 0. 多周期路径 一般情况下数据在任意时钟沿发射,在下一个时钟沿被捕获,但是有时设计者需要延迟几个时钟周期data才被捕获,这就是多周期路径. 默认的建

异常: 在可以调用 OLE 之前,必须将当前线程设置为单线程单元(STA)模式.请确保您的 Main 函数带有 STAThreadAttribute 标记. 只有将调试器附加到该进程才会引发此异常. 方法1: class Program { /// <summary> /// 图片资料文件同步 /// </summary> /// <param name="args"></param> [STAThread] //加这个属性,创建并进入单

SQL优化器(SQL Tuning Advisor STA)是Oracle10g中推出的帮助DBA优化工具,它的特点是简单.智能,DBA值需要调用函数就可以给出一个性能很差的语句的优化结果.下面介绍一下它的使用. 使用STA一定要保证优化器是CBO模式下. 一.利用STA优化语句 我们下面简单介绍一下如何优化一条找到的问题语句.正如前面所述说的,STA是用起来很简单(只要你会调用存储过程,都能使用这个工具),三个步骤就可以完成一次语句调优. 测试环境创建: SQL> CREATE TABLE b

在Oracle10g之前,优化SQL是个比较费力的技术活,不停的分析执行计划,加hint,分析统计信息等等.在10g中,Oracle推出了自己的SQL优化辅助工具: SQL优化器(SQL Tuning Advisor :STA),它是新的DBMS_SQLTUNE包.使用STA一定要保证优化器是CBO模式下. 执行DBMS_SQLTUNE包进行sql优化需要有advisor的权限: SQL> create user dave identified by dave; 用户已创建. SQL> gra

Description 给出一个N个点的树,找出一个点来,以这个点为根的树时,所有点的深度之和最大 Input 给出一个数字N,代表有N个点.N<=1000000 下面N-1条边. Output 输出你所找到的点,如果具有多个解,请输出编号最小的那个. Sample Input81 45 64 56 76 82 43 4 Sample Output7 题解: 都说是裸树形DP,其实我做的时候就是把它当成搜索去做了,当然是一个意思.假设当前的根为1,先求出每棵子树的大小,以及所有点的深度之和.考虑

问题描述如下: 1. 使用Vivado SDK 2014.2已经创建了工程,但是此时,hdf文件增加了外设,需要重新创建工程以更新SDK中的外设描述: 2. 使用新的hdf创建工程后,发现system.mss文件中有些外设的BSP包名称显示为红色,把system.mss改成可编辑模式后,看到外设对于的BSP包版本不对: 3. 由于外设的BSP包版本不对,导致工程编辑错误,无法生成elf文件. 解决办法: 使用新的hdf文件重新创建工程之前,先在Xilinx Tools --> Repositor

notepad++与vivado关联 打开vivado软件,选择菜单栏“Tools——>Options…”,在弹出的对话框中,选择General选项卡,如图1所示. 图1  选择General选项卡 拉动右边的滚动条到Text Editor栏目,选择“Custom Editor…”,如图2中的1所示. 图2  定制编辑器1 点击图2中的2,在弹出的对话框中,输入“notepad++安装目录/notepad++.exe [file name] -n[line number]”,如图3所示.点击“O

Vivado轻松实现IP封装 1.新建一个测试工程 工程化的设计方法是离不开工程的,第一步往往都是新建工程,后面我会学习去工程化的开发方法,可能会更加高效. 2.利用向导完成IP封装 2.1.启动IP向导 方法为:ToolsàCreate and Package IP…,如图1所示. 图1 创建或者打包IP 点击Create and Package IP…命令,弹出向导,如图2所示. 图2 创建和封装IP向导 直接NEXT,进入下一界面,如图3所示.选择操作类型,我们这里不是新建IP,也不是要打

之前最常用的一个attribute就是mark_debug了,语法如下:(*mark_debug="ture"*). 今天又学到几个新的,原文在这里:http://china.xilinx.com/support/answers/54357.html 一.PARALLEL_CASE (Verilog Only) Parallel case is valid only for Verilog designs. This attribute forces a case statement

时间:2016.10.27 ------------------ 前言:我们知道vivado软件是用于xilinx的7系列及以上器件的FPGA开发工具. 随着版本的不断更新,也变得越来越庞大.臃肿! 正经的下载出处当然是xilinx官网. 可是,普通网页下载外国网站资源的速度实在不堪入目. 目前,典型的方法是寻找网盘链接. 不过现阶段国内各大网盘被各种清洗,仅剩百度云盘苟延残喘. 为了免遭和谐,群众多数加密资源. 此外这厮为谋会费,无耻限速. 其实,完全可以使用迅雷来快速下载. --------

时间:2016.06.13 目的:阶段性总结学习的策略 -------------------------------------------------------------------------- 经过一段时间的接触,开始对Zynq开发有了一定的了解与认识.下面是总结常用的 文档,并配上适量的说明,权当备忘! --------- 这些仅是自己目前觉得比较重要的. --------------- Vivado工具系列 --------------- 1.首当其冲,必须是 UG949:Ult

EDA Tools: 1.Vivado 2015.1(64-bit) 2.Modelsim SE-64 10.1c Time: 2016.05.26 ----------------------------------------------------------------------------------- 喜欢使用Modelsim工具独立进行代码的仿真.也不是Vivado自带的不好(至少目前的小代码没啥影响) 只是在一个vivado工程进行仿真时,添加文件的功能没用太明白,好烦! --

quit -sim set PATH1 C:/modeltech64_10.2c/xilinx144_lib set PATH2 C:/xilinx1/Vivado/2014.4/data/verilog/src vlib work #vmap work $PATH1/secureip #vmap work $PATH1/unisim #vmap work $PATH1/unimacro #vmap work $PATH1/unifast #vmap work $PATH1/unisims_ve

在可以调用 OLE 之前,必须将当前线程设置为单线程单元(STA)模式 转载自:http://blog.163.com/smhily_min/blog/static/75206226201092011444205/     在可以调用 OLE 之前,必须将当前线程设置为单线程单元(STA)模式.请确保您的 Main 函数带有 STAThreadAttribute 标记. 只有将调试器附加到该进程才会引发此异常. 程序之前运行正常,我只是在一个事件中定义了做了如下操作,程序抛出此异常 privat

最近接到一个调试 wifi 驱动的任务,使用的是 rtl8723bs 芯片组.要求是让无线设备工作在 station 模式的时候同时开启一个 ap 热点.简单来讲就是连接其他 wifi 的同时发出一个 wifi 供其他设备使用.保证都能上网. 拿到这个项目,我首先就想到了 github 上的一个开源项目 create_ap .这是一个1000多行的 bash 脚本.它能够在无线网卡支持的时候实现上述的要求.当时,我想能不能直接那 create_ap 过来使用,如果可以,那么就太方便了. 然而测试

1131: [POI2008]Sta Time Limit: 10 Sec  Memory Limit: 162 MBSubmit: 1150  Solved: 378[Submit][Status][Discuss] Description 给出一个N个点的树,找出一个点来,以这个点为根的树时,所有点的深度之和最大 Input 给出一个数字N,代表有N个点.N<=1000000 下面N-1条边. Output 输出你所找到的点,如果具有多个解,请输出编号最小的那个. Sample Input