paper:synthesizable finit state machine design techniques using the new systemverilog 3.0 enhancements之enhanced coding styles
1.ANSI style 的代码比较紧凑。

下面规范推荐,比较好。

下面是带有parameter的module header的完整规范

一般1bit ,大家都是wire signal1 = gen_signal1_logic; 这种写法。似乎也不是直接assign signal1=gen_signal1_logic,不声明wire signals;。

个人一般就用always@(*),觉得带个()这样1.易于跟seq的统一2.易于看到*。

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